JPS5844543A - トリガトレ−ス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、トリガトレース回路、特に予め設定されたト
リガ点から次の命令までのマイクロプロセッサの動作内
容をｌプ四ツクとして順次ＣＲＴディスプレイ装置にト
レースするようにしたトリガトレース回路に関するもの
である。

従来のプログラムのデバッグを行なうマイクロプロセッ
サ機器開発試験装置におけるトレーサの表示は、ｔｓ１
図図示の如く主記憶装置の例えば８０００番地にトリガ
点が設定されているとき、！！＆諌８０００番地だけの
内容が逆変換されたアセンブラ言語で順次ＣＲＴディス
プレイ装置にトレースされてい゛るため次に述べるよう
な欠点を有していた＠即ちトリガがかかる主記憶装置の
８０００番地の内容についてバグが発見されたとき、ｓ
ｏｏ。

番地の１点だけをトレースしているためどのプログラム
に基づいて上記バグが生じているかを知ることが困難で
あった◎これを解決する手段とじてＣＲＴディスプレイ
装置にトレースされたｓｏｏ。

番地の内容のうちバグが発見された欄を上から願に数え
、伺番目の８０００番地であるかを知ったうえ、当咳８
０００番地のバグに相当する順番の８０００番地をプロ
グラム上で見つけ石方法がとられていた。それ故時間も
かかや、必ずしも正しい結果が得られるものではなかり
た０上記の方法はプログラムの実行順序が常に固定して
いれは正しい結果が得られるが、プログラムの実行順序
は外部の状態やプログラムの流れ方によって常に変動し
、更に割、込みが入った場合は上記バグのある８　００
０％地はどのプログラムに起因して発生しているかを判
定することができない欠点があった〇本発明は、上記の
欠点を解決することを目的としており、トリガ点の１点
のトレースのみならず当該トリガ点から次の命令までの
マイクロプロセッサにおける動作内容゛をｌブロックと
して順次ＣＲＴディスプレイ装置にトレースさせ、当腋
トレースされた１ブロツク分の衆示からバグを発生させ
ているトリガ点のプログラム上の位置を児付けやすくト
レースさせるトリガトレース回路を提供する仁とを目的
としている。そしてそのため本発明のトリガトレース回
路はプログラムを実行し、そＯアクセスされた主記憶装
置の内容を逆アセンブルしてＣＲＴディスプレイ装置に
トレースし、プＵグツムのデバッグを行なうマイクロプ
ロセッサ機器開発試験装置において、トレース用メモリ
と、−鋏トレース用メモリのアドレスを指定するアドレ
スカウンタと、予め設定された主記憶装置の所定アドレ
スをアクセスするとき出されるトリガ信号に基づいて上
記アドレスカウンタをイネーブルとし、かつ幽皺トリガ
信号を出力する命令の次の命令を実行する７ｓツチサイ
クルの起動信号により上記アドレスカウンタをディセー
ブルにする制御回路とを備え、上記トリガ信号がかけら
れた主記憶装置の所定アドレスのトリガ点から次の命令
１での！イク党プロセッサの動作内容を１ブロツクとし
てとらえ、ＣＲＴディスプレイ装置にブロック単位で順
次トレースするようにしたことを％徴としている＠なお
本発明のトリガトレース（ロ）路は主記憶装置を共通に
使用するマルチプ四セッサシステムにおいてもプログラ
ムのデバッグが能率よく実行される。以下第２図以降の
図面を参照しながら説明する。

＄２図は本発明のトリガトレース回路によりＲＴディス
プレイ装置にトレースされた一例、第３図は本発明のト
リガトレース回路の一実施例構成、ｔｊＩＪ４図は第３
図の動作を説明するタイムチャートを示している。

Ｗ、２図において、例えば主記憶装置の８０００番地に
トリガ点が設定されており、４９９＠地のプログラムの
命令を実行したとき上記８０００１地をマイクロプロセ
ッサがアクセスするものとする０４９９１１地のプログ
ラムの命令を実行したとき、トリガがかけられた８　０
００％地以下の一連の動作内容と、次に実行されるべき
プログラムの命令即ち、５００着地のプログラムの内容
とが１ブロツク分としてＣＲＴディスプレイ装置にトレ
ースされる０第２図のＸｌは上記説明の１ブロツク分の
トレースを示しているｏＸ１＊・・・ｌ　ＸＮの各々に
ついても同様、トリガがかけられた命令のｓ　ｏ　ｏ　
ｏｇ地以下の一連の動作内容及び次に実行すべきプログ
ラムの内容が１ブロツク毎に順次トレースされ良状態を
示している・このようにトリガがかけられ九８０００１
１地の他に辷れに続く一連の動作内容と次に実行される
べきプログラムの命令を１プ四ツクとしてトレースする
仁とによシ、トレースされ九ｌブロック分の動作内容か
ら娯動作を生じさせている８０００番地の内容がどのプ
ログラムに起因しているかを判別することができるよう
Ｋなる◎ 第３図は本発明のトリガトレース回路の一実施例構成を
示しておシ、符号１はトレース用メモリ、２はアドレス
カウンタ、３は制御回路、４はＤ型フリップフロップ回
路、５は負入力アンドゲート、６．７ｔｉノアゲート、
８はパスをそれぞれ嵌わしている０ トレース用メ峰り１は第２図で説明した主記憶装置の例
えばトリガ点が設定された８０００番地以下の１ブロツ
クの動作内容を各ブロック単位毎に格納するメモリであ
る。

アドレスカウンタ２はトレース用メモリｌのアドレスを
指定するカウンタであシ、尚咳アドレスカウンタ２は制
御回路３によりて制御される〇制御回路３は主記憶装置
の所定アドレス、例えｔｆ８０００番地をマイクロプロ
セッサがアクセスするとき出されるトリガ信号に基づき
、上記アドレスカウンタ２をイネーブルとし、当該トリ
ガ信号を出力する命令の次の命令を実行するフェッチサ
イクルの起動信号によシ上記アドレスカクンタ２をディ
セーブルにする制御を行ない、トレース用メモリ１に書
込まれる内容を決定する・バス８はマイクロプロセッサ
がアクセスしたアドレスとその内容が乗せられるパスで
あるａ＃！３図の動作を第４図の動作タイムチャートを
用いて説明する０今Ｄｌｌフリップフロップ回路４の出
力Ｑが論理Ｈレベル（以下単にＨで表わす）の状態にあ
シ、従がって咳Ｄｆｉフリップフロップ回路４の出力Ｑ
は論理Ｌレベル（以下率にＬで濠わす）の状態にあると
き、トリガ信号が入力されない＠ジノアゲート７の出力
ＦｉＨであシ、従りてアドレスカウンタ２はディセーブ
ルとなっていて、誼アドレスカウンタ２にクロックが入
力されてもそのカウント内容は変化しない。

マイクロプロセッサが主記憶装置の８０００番地（仁の
番地にトリガ点か設定されているものとする）をアクセ
スする命令を含んだ４９９番地の命令を実行する際、上
記マイクロプロセッサが主記憶装置の５ｏｏｏ番地をア
クセスするとき、トリガ信号が制御回路３に入力される
◎Ｍ４＃トリガ信号の入力によ〕ノアゲート７の出力は
Ｌとなり、アドレスカウタ２をイネーブルにする。また
上記トリガ信号はノアゲート６の出力をＬにする０この
ときトレース用メモリ１にはパス８に乗せられ九主記憶
装置のトリガ点である８０００番地のアドレス及びその
内容をアドレスカウンタ２が指定す畢アドレス上に書込
まれている０このような状態の下でクロックが制御回路
３、アドレスカウンタ２及びトレース用メモリ１に入力
すると、トレース用メそり１には１夛道したアドレスカ
ウンタ２が指定するアドレス上にバス８に乗せられてい
る主記憶装置の８００１１ｉｉ地のアドレスとその内容
とが書込まれる。制御回路３ではＤｆｆｉフリップフロ
ップ回路４の出力Ｑ、Ｑが反転し、出力ＱはＨとなる◎
これによってノアゲート７の出力はＬを保持するＯＤ型
フリップフロッ１回路４の出力ＱはＬとなることによっ
て負入力アンドゲート５の出力をＨにする。従がってノ
アゲート７の出力はトリガ信号の消滅によってもＨを保
持することになる〇 制御回路３がこのような状態にあるとき、クロックが次
々に入力されても制御回路３の動作は変化しないが、ア
ドレスカウンタ２はクロック毎に１歩進じ、そのアドレ
スカウンタ２が指定するトレース用メモリｌのアドレス
上にバス８に乗せられたデータのアドレスとその内容と
が書込まれる◎以下クロック到達毎にアドレスカウンタ
２は１歩颯し、トレース用メモリｌのアドレスを順次指
定してゆく〇 主記憶装置の８０００９地をアクセスする４９９脅地の
命令に基づく一連の動作が終了すると、次の命令を実行
すべく５００番地の命令をマイクロプロセッサはフェッ
チする◎この７エツチサイクルの起動信号がフェッチ信
号として制御回路３に入力すると、すなわち負入力アン
ドゲート５にＨの信号が入力されると該負入力アンドゲ
ート５の出力はＬとなる・これによジノアゲート６の出
力ａＨとなシ、Ｄ型フリップフロプ４に入力される０こ
のときトレース用メモリ１社バス８に乗せられている上
記５００番地とその命令の内容をアドレスカウンタ２の
指定するアドレス上に書込んでいるＯ 次のクロックが制御回路３に入力するとＤ型りリップフ
ロップ回路４の出力Ｑ、ＱはＨｌＬにそれぞれ反転する
０咳出力Ｑ（ＤＬへの反転によジノアゲート７の出力は
Ｈとなシ、アドレスカウンタ２はディセーブルとなって
そのカウント機能を停止させる◇従かりてトレース用メ
モリ１には同一アドレス上にパス８に乗せられたデータ
のアドレス及びその内容が次々と誉換見られるだけであ
る。

一方ＤｌｉＭフリップフロップ回路４の出力ＱのＨａ負
入力アンドゲート５の入力信号となシ、最初の状態に決
る。

このようにＭ−がかけられた主記憶装置の所定アドレス
即ち８０００帯地のトリガ点から次の命令即ち５００番
地の内容までを１ブロツクとしてノー次トレース用メモ
リｌに書込まれる０以下同様にマイクロプロセッサが主
記憶装置の８０００帯地をアクセスする命令を含んだプ
ログラムを実行する毎に、ブロック毎の上記８０００帯
地をアクセスした動作内容がトレース用メモリ１に書込
まれる。尚該トレース用メモリ１の記憶が一杯となると
、順々に読出されアセンブラＮｋに逆変換された後、デ
ィスプレイメモリに転送される０そしてＣＲＴディスプ
レイ装置に畠２図図示の如くトリガ点の８０００帯地を
扼朧にその命令の次の命令の内容を′Ｎｋ後とする１ブ
ロツク分のデータ内容がブロック単位毎にトレニスされ
る０これからバグが存在する８０００帯地をアクセスし
たプログラム上の位−が容易に見付は出す仁とができる
。

上記説明の制御回路３は一実施例を示しており、予め設
定された主記憶装置の所定アドレスをアクセスするとき
出されるトリガ信号に基づいてアドレスカウンタをイネ
ーブルとし、かつ当該トリガ信号を出力する命令の次の
命令を夷行するフェッチサイクルの起動信号（フェッチ
信号）により上記アドレスカウンタをディセーブルに１
ｌｌｌｊ　ＩＩＩする５ｔｉｌ制御回路はすべてここで
百う制御（ロ）ｗ！ｒ３に該当することは言うまでもカ
い。

以上説明した如く、本発明によれニ、トリ力点の所定ア
ドレスのみならず当該所足アドレスのトリガ点から次の
命令までのマイクロプロセッサの動作内容を１ブロツク
としてトレースするようｋしたので、どのプログラムに
バグが存在するがその位置を発見しゃすくなシ、プログ
ラムのデパック作業の向上が可能メなる・そして本発明
のトリガトレース回路を珀いることによって、主記憶装
置を共通に使用するマルチプロセッサシステムにおいて
、プログラムのデバッグ作業は−にその効果を発揮する
。

【図面の簡単な説明】

＄１図は従来のトリガ点のトレースの仕方を説明してい
るトレースの一例、第２図線本発明のトリガトレース回
路によりＣＲＴディスプレイ装置にトレースされた一例
、第３図線本発明のトリガトレース回路の一実施例構成
、第４図ａＭ３図の動作を説明するタイムチャートを示
している０図中、ｌはトレース用メモリ、２はアドレス
カウンタ、３は制御回路、４はＤｆｆｉ７リツプフロツ
プ回路、５は負入力アンドグー）、６．７はノアゲート
、８はバスをそれぞれ表わしている。 第１図 第２図

Claims (1)

【特許請求の範囲】
1. プログラムを実行しそのアクセスされた主記憶装置の内
   容を逆アセンブルしてＣＲＴティスプレィ装置にトレー
   スし、プログラムのデバッグを行なうマイクロプロセッ
   サ機器開発試験装置においてニドレース用メモリと；該
   トレース用メモリのアドレスを指足するアドレスカウン
   タと；予め設定された主記憶装置の所定アドレスをアク
   セスするとき出されるトリガ信号に基づいて上記ブトレ
   スカウンタをイネーブルとし、かつ当該トリガ信号を出
   力する命令の次の命令を実行するフェッチサイクルの起
   動信号によシ上記アドレスカウンタをディセーブルにす
   る制御回路とを備え、上記トリガ揄号がかけられた主記
   憶装置の所定アドレスのトリガ点から次の命令までのマ
   イクロプロセッサの動作内容を１ブロツクとしてとらえ
   、ＣＲＴディ”スプレィ装置にプ臣ツク単位で順次トレ
   ースするようＫしたことを特徴とするトリガトレース回
   路二