JPH03121622A - オーディオ再生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔尋既　　要〕 ディジタルのＰＣＭオーディオデータ信号を処理する信
号処理部と、上記ＰＣＭオーディオデータ信号をＰＷＭ
オーディオデータ信号に変換してパワーアンプに入力す
るためのＰＣＭ−ＰＩ！ＩＭ変換部とを、サンプリング
信号またはデータシフトクロック信号をもとに生成され
る回路クロック信号に同期して動作させる場合、この回
路クロック信号の断を検出して上記信号処理部およびＰ
ＣＭ−ＰＷＩＩ変換部内のデータ保持手段をリセットす
る回路クロック信号断検出部を設けてなるオーディオ再
生回路であって、データシフトクロック信号等の停止に
より入力データ信号が不定の状態になって出力側に雑音
が発生するのを防止することが可能となる。

〔産業上の利用分野〕

本発明はディジタルのＰＣＭオーディオデータ信号をデ
ィジタルのＰＷＭオーディオデータ信号に変換してパワ
ーアンプに人力するためのオーディオ再生回路に関する
。

さらに詳しく言えば、本発明は、上記ディジタルのオー
ディオデータ信号をＤ／Ａ変換器等によりアナログのオ
ーディオデータ信号にわざわざ変換しなくとも音声とし
て再生することが可能なディジタルのオーディオ再生回
路について言及するものである。

〔従来の技術〕

第５図は従来のオーディオ再生回路を示すブロック図で
ある。ここでは、オーディオ再生回路の主要部は、種々
のディジタルフィルタからなるＤＳＰ　（ディジタル信
号処理プロセッサ）等を有し、かつＰＣＭオーディオデ
ーデー号ＤＩの量子化雑音を軽減すると共に帯域圧縮等
の処理を行う信号処理部１と、この信号処理部１により
処理されたＰＣＭオーディオデーデー号ＤＩをＰＷＭオ
ーティオテータ信号ＤＯ、ＸＤＯニ変換すルＰＣＭ−Ｐ
ＷＭ変換部２とから構成される。さらに、上記オーディ
オ再生回路は、これらの信号処理部１およびＰＣＭ−Ｐ
ＷＭ変換部２内のＤＳＰ等により演算処理された各種デ
ータを一時的に記憶するための入力レジスタや内部メモ
リ等のデータ保持手段３．３′を有している。なお、上
記信号処理部１の詳細は、実施例の項で述べることとす
る。

第６図は第５図の動作を説明するためのタイミングチャ
ートである。上記信号処理部１には、アナログのオーデ
ィオデータ信号のレベルを、一定のサンプリング周期Ｔ
ｓ毎にパルスコードにより表示するＰＣＭオーディオデ
ーデー号ＤＩの他に、上記サンプリング周期Ｔｓを示す
サンプリング信号ＳＹＮや、上記パルスコードの１ビツ
ト毎にデータをシフトするためのデータシフトクロツタ
信号ＳＣＫがタイミング信号としてシリアルに人力され
る（第６図の（Ａ）、　（Ｂ）および（Ｃ））。この場
合は、シフトクロック信号ＳＣＫの最後の１６クロツク
分、すなわち１６ビツトのパルスコードを有効データと
して使用している。さらに、チャネル選択信号ＬＲ３！
ＥＬにより、ＬチャネルおよびＲチャネル（第６図では
、ＬｃｈおよびＲｃｈと略記する）のいずれか一方を選
択しており、かつ、クロック選択信号ＣＬＫＳεＬによ
り、シフトクロック信号ＳＣＫの立ち上り出力のデータ
ふよび立ち下り出力のデータのいずれか一方を選択して
いる。さらに、上記１６ビツトのパルスコードを有する
ＰＣＭオーディオデーデー号ＤＩは、ＳＮ比改善の目的
で信号処理部１によりサンプリング周波数ｆｓ　　（ｆ
ｓ＝１／Ｔｓ）をｍ倍に上昇させた後ににピッ）　（ｋ
＜１６）のパルスコードにまで帯域圧縮してＰＣＭ−Ｐ
ＷＭ変換部２に入力される。このＰＣＭ　−ＰＷＭ変換
部２では、各サンプリング周期Ｔｓ／ｍ毎に表示される
上記にビットのパルスコードを、それぞれ対応するパル
ス幅に変換して２種のＰＷＭオーディオデーデー号ＤＯ
，ＸＤＯを出力している（第６図の（Ｄ）　　（Ｅ））
。この場合、ＸＤＯの出力波形はＤＯを反転した波形に
なっている。さらに、これらのＰＷＭオーディオデーデ
ー号ＤＯ，ＸＤＯは、アナログのオーディオ信号に再変
換されることなくディジタルのパワーアンプ７により直
接増幅されてディジタルのスピーカ８により音声として
再生される。

さらに、上記ディジタルのオーディオ再生回路において
は、信号処理部１およびＰＣＭＪ−ＰＷＭ変換部２のＤ
ＳＰ等を正常に動作させるために、一定の繰返し周波数
を有する回路クロック信号Ｓｃを供給するための回路ク
ロック信号生成部５が設けられている。この回路クロッ
ク信号生成部５は、オーディオ再生回路システムの大木
となる水晶振動子６からの高速出力信号をシステムクロ
ックパルスとするラッチ回路等から構成されており、サ
ンプリング信号ＳＹＮまたはデータシフトクロック信号
ＳＣＫのいずれか一方、例えばデータシフトクロツタ信
号ＳＣＫを上記システムクロックパルスによりラッチし
て上記データシフトクロック信号ＳＣＫの周波数に等し
い回路クロック信号Ｓｃを生成している。この回路クロ
ック信号Ｓｃに同期して信号処理部１およびＰＣＭ−Ｐ
ｌｔ１Ｍ変換部２を動作させれば、ＰＣＭオーディオデ
ータ信号を誤りなく処理することができる。

〔発明が解決しようとする課題〕

上記のとおり、従来は、ディジタルのオーディオ再生回
路の信号処理部１およびＰＣＭ−Ｐｌｔ１Ｍ変換部２等
によりＰＣＭオーディオデーデー号ＤＩを正しく処理で
きるように、データシフトクロツタ信号ＳＣＫ等をもと
に共通の回路クロック信号Ｓｃを生成して上記信号処理
部１およびＰＣＭ−ＰＷＭ変換部２に供給していた。

しかし、信号線の一部切断等によりデータシフトクロツ
タ信号ＳＣＫ等が停止してＰＣＭオーディオデーデー号
ＤＩのみが人力された場合は、上記回路クロック信号Ｓ
ｃも停止の状態、すなわち断の状態になって上記信号処
理部１およびＰＣＭ　−ｐＨｌｌ、ｌ変換部２がもはや
正常に動作しなくなるので、上記の人力されたデータ信
号は、コントロール不可能な状態、すなわち不定の状態
になって誤ったデータ信号として処理される。この結果
、出力側に雑音が発生するという問題が生ずる。

本発明は上記問題点に鑑みてなされたものであり、デー
タシフトクロツタ信号等の停止により人力データ信号が
不定の状態になって出力側に雑音が発生するのを防止す
ることが可能なオーディオ再生回路を提供することを目
的とするものである。

〔課題を解決するための手段〕

第１図は本発明の原理構成を示すブロック図である。た
だし、ここでは、ＰＣＭ−ＰＷＭ変換部２から出力され
る信号として、一方のＰＷＭオーディオデーデー号ＤＯ
のみを代表して示す。なお、前述した構成要素と同様の
ものについては、同一の参照番号を付して表す。

第１図においては、回路クロック信号生成部５の出力側
に回路クロック信号断検出部４を設けている。この回路
クロック信号断検出部４は、回路クロック信号Ｓｃの断
を検出してデータ保持手段３．３′をリセットするもの
である。

〔作　用〕

本発明のオーディオ再生回路においては、データシフト
クロツタ信号ＳＣＫ等が停止して回路クロック信号Ｓｃ
が断の状態になるや否や、回路クロック信号断検出部４
により上記回路クロック信号Ｓｃの断の状態を検出して
内部リセット信号Ｓｒを出力している。この内部リセッ
ト信号Ｓｒにより信号処理部ｌおよびＰＣＭ−ＰＷＭ変
換部２内のＤＳＰ等に付設された入力レジスタや内部メ
モリ等の各種のデータ保持手段３．３′をリセットして
これらの内容をすべて０にしている。したがって、ＰＣ
Ｍオーディオデーデー号ＤＩの人力レベルが等価的にＯ
になって出力レベルもＯになるので、信号処理部１およ
びＰＣＭ　−ＰＷＭ変換部２の誤動作により誤ったデー
タ信号が雑音として出力されることはない。

かくして、本発明では、データシフトクロック信号等の
停止により出力側に雑音が発生するのを防止することが
可能となる。

〔実施例〕

第２図は本発明の一実施例を示す回路図である。

ただし、この場合、回路クロック信号断検出部４を説明
する前に、信号処理部１を詳細に説明することとする。

ここでは、上記信号処理部１は、シリアル信号をパラレ
ル信号に変換する入力シフトレジスタエ１と、ＰＣＭオ
ーディオデーデー号ＤＩのサンプリング周波数ｆｓをｍ
倍に高めるｍ倍オーバー・サンプリング・フィルタ１２
と、上記ＰＣＭオーディオデータ信号ＤＩの帯域を圧縮
してＰＣＭ　−ＰＩＩＭ変換部２にて処理できるように
調整するｎ次Δ−Σ変調部１３とから構成される。さら
に、上記ｍ倍オーバー・サンプリング・フィルタ１２、
ｎ次Δ−Ｅ変調部１３およびＰＣＭ−ＰＷＭ変換部２は
、種々のディジタルフィルタからなるＤＳＰを有してお
り、このＤＳＰには入力レジスタや内部メモリ等の各種
のデータ保持手段３．３’（第１図）が付設されている
。ただし、ここでは、ｍ倍オーバー・サンプリング・フ
ィルタ１２およびｎ次Δ−Σ変調部１３内のデータ保持
手段３に含まれる第ｌＲＡＭ　１４、第２ＲＡＭ２４、
第ｌＲＯＭ１５、第２ＲＯＭ２５およびｉＸｊビット乗
算器１６のみを代表して示すこととする。

上記信号処理部１においては、まず初めに、３種のＰＣ
Ｍオーディオデーデー号ＤＩ、サンプリング信号ＳＹＮ
およびデータシフトクロック信号ＳＣＫがシリアル形式
で入力シフトレジスタ１１に入力される。次に、この人
力シフトレジスタ１１により上記３種の信号に対してシ
リアル−パラレル変換がなされて１６ビツトのＰＣＭオ
ーディオデーデー号ＤＩのみを他の信号から分離するこ
とができる。さらに、ｍ倍オーバー・サンプリング・フ
ィルタ１２により、上記ＰＣＭオーディオデータ信号Ｄ
Ｉのサンプリング周波数ｆｓを高くして量子化雑音をで
きる限り高周波領域に移行することによりＳＮ比を改善
している。この処理は、ＤＳＦによりすべて実時間内で
行うことができる。さらに、上記ｍ倍オーバー・サンプ
リング・フィルタ１２から出力される１６ビツトのＰＣ
Ｍオーテ゛イオテ゛−タ信号ＤＩをｎ次Δ−Σ変調部１
３に入力すれば、データの精度を下げることなくにビッ
ト（ｋ＜１６）のＰＣＭオーディオデーデー号ＤＩが得
られる。

したがって、ＰＣＭ−Ｐｌｔ１Ｍ変換部２のダイナミッ
クレンジ内でＰＷＭオーディオデーデー号ＤＯ，ＸＤＯ
を生成することができる。ついで、回路クロック信号断
検出部４の構成およびその動作を説明する。

上記回路クロック信号断検出部４は、少なくとも１つ以
上のカウンタ４０と、このカウンタ４０をクリアするた
めの微分形のクリア信号を生成するディジタル微分回路
４１とから構成される。ここで、カウンタ４０のＣＫ、
ＣＬ、ＱおよびＥＮは、それぞれシステムクロックパル
ス入力端子、クリア信号入力端子、カウンタ信号出力端
子およびイネーブル信号入力端子を示している。上記シ
ステムクロックパルス入力端子ＣＫには、水晶振動子６
からの高速出力信号がシステムクロックパルスとして入
力される。さらに、上記クリア信号入力端子ＣＬには、
上記ディジタル微分回路４１から一定の間隔でクリア信
号が人力される。さらに、回路クロック信号Ｓｃは、回
路クロック信号生成部５のラッチ回路等において、デー
タシフトクロック信号ＳＣＫを上記システムクロックパ
ルスに同期させることにより生成される。したがって、
回路クロック信号Ｓｃの周波数はデータシフトクロツタ
信号ＳＣＫの周波数、すなわちサンプリング周波数ｆｓ
の３２倍の周波数に一致する。

第３図は回路クロック信号断検出部の具体例を示す回路
図である。ここでは、２つの４ビツトのカウンタ４０．
４０’を使用して１段目のカウンタ４０のキャリー出力
端子ＣＯを２段目のカウンタ４０′のキャリー入力端子
に接続している。したがって、上記カウンタ４０，４０
’　により３２〜２５６個のシステムクロックパルスを
カウントすることができる。

さらに、ディジタル微分回路４１は、２つのラッチ回路
４２・４３と、１つのＮＡＮＤ素子４４とから構成され
てふり、このＮＡＮＯ素子４４からクリア信号が出力さ
れる。

第４図は第３図の動作を説明するためのタイミングチャ
ートである。まず初めに、ＰＣＭオーディオデーデー号
ＤＩと共にデータシフトクロック信号ＳＣＫが信号処理
部１　（第２図）に人力されると、上記データシフトク
ロツタ信号ＳＣＫと同じ周波数を有する回路クロック信
号Ｓｃが回路クロック信号生成部５　（第２図）から出
力される（第４図の（Ａ））。一方、水晶振動子６（第
２図）においては、上記回路クロック信号ＳｃＯ数百倍
の周波数を有する高速のシステムクロックパルスが常時
出力されており、このシステムクロックパルスは、カウ
ンタ４０．４０’およびラッチ回路４２゜４３のシステ
ムクロックパルス入力端子ＣＫに常時印加されている（
第４図の（Ｂ））。次に、回路クロック信号Ｓｃが一方
のラッチ回路４２の端子りに人力されると、上記回路ク
ロック信号Ｓｃはシステムクロックパルスの１クロック
分だけ遅れて上記ラッチ回路４２の端子Ｑ′から出力さ
れる。さらに、この端子Ｑ′からの信号が他方のラッチ
回路４３の端子りに入力されると、この入力信号のレベ
ルを反転した反転信号が、上記ラッチ回路４３の端子百
′から上記入力信号より１クロック分だけ遅れて出力さ
れる。さらに、上記人力信号および反転信号をＮＡＮＯ
素子４４に人力すると、回路クロック信号Ｓｃの立ち上
りの時点でシステムクロックパルスの１クロック分に相
当するパルス幅を有する信号、すなわち回路クロック信
号Ｓｃを微分したクリア信号が出力される（第４図の（
Ｃ））。このクリア信号によりカウンタ４０．４０’を
クリアしながらこれらのカウンタ４０，４０’を動作さ
せれば、回路クロック信号Ｓｃが出力されている限り一
定の個数（例えば、２００個）だけシステムクロックパ
ルスをカウントすることができる。ここで、第２図にお
いて、信号線の一部切断等によりタイミング信号の一種
であるデータシフトクロツタ信号ＳＣＫが停止した場合
、ＣＰＵ等においてはこのデータシフトクロック信号Ｓ
ＣＫの停止、すなわち回路クロック信号Ｓｃの断の状態
を検知することができないので、上記ＣＰＵ等から外部
リセット信号Ｓｒが送出されない。このため、ＰＣＭオ
ーディオデーデー号ＤＩのみは信号処理部１に人力され
続ける。しかし、この場合、回路クロック信号Ｓｃが断
の状態になってパルスが発生しなくなると、第３図のデ
ィジタル微分回路４１からクリア信号が出力されないの
で、カウンタ４０．４０’は２００個より多くのクロッ
クパルスをカウントすることになる。もし、カウンタ４
０，４０’における最高カウント数を予め２５０個に設
定しておけば、この２５０個のカウントが完了した時点
でカウンタ４０′のカウンタ信号出力端子Ｑのレベルが
“Ｌ”（ＬＯＷ）から“Ｈ”（Ｈｉｇｈ）になって回路
クロック信号Ｓｃの断を示す“Ｈ”の検出信号が出力さ
れる（第４図の（Ｄ））。なお、このカウンタ信号出力
端子Ｑを、インバータを介してカウンタ４０，４０’の
イネーブル信号入力端子ＥＮに接続すれば、上記カウン
タ４０，４０’の動作がより確実なものとなる。

さらに、上記検出信号を内部リセット信号Ｓｒとしてｍ
倍オーバー・サンプリング・フィルタ１２、ｎ次Δ−Σ
変調部１３およびＰＣＭ−ＰＷＭ変換部２（いずれも第
２図）に入力すれば、ＲＡＭ　１４　、２４等のデータ
保持手段３．３’（第２図）をすべて０にすることがで
きる。すなわち、データシフトクロツタ信号ＳＣＫが停
止している状態でＰＣＭオーディオデーデー号ＤＩが信
号処理部１に入力されても、この信号処理部１において
上記ＰＣＭオーディオデータ信号の人力レベルを強制的
に０にすると共にＰＣＭ−ＰＩ！！！Ｊ変換部２におい
てもその人力レベルを強制的に０にしているので、最終
的に、上記ＰＣＭ　−ＰＷ１４変換部２の出力側に雑音
が発生するのを抑えることができる。

なお、上記実施例（第２図、第３図）においては、デー
タシフトクロツタ信号ＳＣＫが停止したことを検出して
いるが、一般にはデータシフトクロック信号ＳＣＫとサ
ンプリング信号ＳＹＮとは同時に停止するので、このサ
ンプリング信号ＳＹＮの停止を検出して出力側の雑音の
発生を抑えてもよい。

〔発明の効果〕

以上説明したように本発明によれば、データシフトクロ
ック信号等の停止により人力データ信号が不定の状態に
なって出力側に雑音が発生するのを防止することが可能
なオーディオ再生回路が実現される。

【図面の簡単な説明】

第１図は本発明の原理構成を示すブロック図、第２図は
本発明の一実施例を示す回路図、第３図は回路クロック
信号断検出部の具体例を示す回路図、 第４図は第３図の動作を説明するためのタイミングチャ
ート、 第５図は従来のオーディオ再生回路を示すブロック図、 第６図は第５図の動作を説明するためのタイミングチャ
ートである。 図において、 １・・・信号処理部、　　　２・・・ＰＣＭ−ＰＷＭ変
換部、３．３′・・・データ保持手段、 ４・・・回路クロック信号断検出部、 ７・・・パワーアンプ、４０．４０’・・・カウンタ、
４１・・・ディジタル微分回路。

Claims (1)

1. 【特許請求の範囲】 １、ＰＣＭオーディオデータ信号（ＤＩ）を処理する信
   号処理部（１）と、 該信号処理部（１）内の各種データを一時的に保持する
   データ保持手段（３）と、 前記信号処理部（１）により処理された前記ＰＣＭオー
   ディオデータ信号（ＤＩ）をＰＷＭオーディオデータ信
   号（ＤＯ）に変換してパワーアンプ（７）に入力するた
   めのＰＣＭ−ＰＷＭ変換部（２）と、 該ＰＣＭ−ＰＷＭ変換部（２）内の各種データを一時的
   に保持するデータ保持手段（３′）とを有し、前記信号
   処理部（１）およびＰＣＭ−ＰＷＭ変換部（２）は、前
   記ＰＣＭオーディオデータ信号（ＤＩ）のタイミング信
   号をなすサンプリング信号（ＳＹＮ）またはデータシフ
   トクロック信号（ＳＣＫ）をもとに生成される回路クロ
   ック信号（Ｓｃ）に同期して動作するオーディオ再生回
   路において、前記回路クロック信号（Ｓｃ）の断を検出
   して前記データ保持手段（３、３′）をリセットする回
   路クロック信号断検出部（４）を設けることを特徴とす
   るオーディオ再生回路。