JPH03110617A - キーボード・インターフェース - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置の端末装置その他多数のキーが
配列されたキーボードを備えた装置に利用する。

本発明は、キーボード・インターフェースの接続線の逓
減改良に関する。

〔概要〕

複数ｎ個のキーを含むキーボードのインターフェースに
おいて、 キーボード側回路に、各キーがそれぞれ接続された異な
る遅延出力を有するｎ以上の端子を備えた受動的な遅延
回路を設け、この遅延回路に短いパルスを送り込み、各
キーの共通端子に現れるパルスのタイミングにより押下
されたキーを識別することにより、 キーボードと装置との接続線の数を逓減するものである
。

〔従来の技術〕

広く利用されているキーボード・インターフェース用の
専用のＬＳＩであるインテル８２７９を利用するキーボ
ード・インターフェースでは、６４個のキーを備えたキ
ーボードと装置とを接続するために、キーボード側回路
でキーを、第６図に示すように、８Ｘ８のマトリクス状
に接続して、キーボード側回路である装置側回路１１と
キーマトリクス１２とを第７図に示すように、１６本の
接続線により結合する構成である。

このようにキーボード側回路と装置側回路とを接続する
接続線の数が大きいと、ハードウェアが大きくなって取
扱いが不便になるとともに接続不良などの故障要因も多
くなる。

〔発明が解決しようとする課題−〕

従来から、キーボード側回路と装置側回路との接続線の
数を減少させる工夫はいくつか知られているが、いずれ
も、キーボード側回路にある程度の電子回路を設けるこ
とを必要とするものであって、キーボード側回路に電源
を導入する必要があるなど、装置が複雑かつ大型になる
欠点があった。

本発明はこれを改良するもので、キーボード側回路と装
置側回路とを接続する接続線の数を極限まで少なくする
とともに、キーボード側回路の構成を簡単にして、キー
ボード側回路では一切の電源を必要としないインターフ
ェースを提供することを目的とする。

〔課題を解決するための手段〕

本発明は、キーボード側回路にキーのｉ（ｎ以上の異な
る遅延出力を有する遅延回路を設ける。この遅延回路は
遅延線その他受動素子により実現できる。この遅延出力
にそれぞれキー端子の片端が接続される。この遅延素子
の入力に一つの接続線を経由して短いパルスを送り込み
、キー端子の他端を共通に接続し、これをもう一つの接
続により回路側装置に戻す。装置側回路では、接続線の
第一線に送り込む短いパルスのタイミングからこれに応
答して第二線に到来するパルスのタイミングから押下さ
れたキーを識別する。

さらに、この遅延回路の第１番以降の遅延出力を第三線
により装置側回路に戻し、この第三線のパルスが前記第
一線に送り込む短いパルスのタイミングから一定遅延時
間にあることを識別することにより、キーボードで２個
以上のキーが同時に押下されていることを検出できる。

〔作用〕

キーボード側回路と装置側回路との接続線は、最小の２
本でよく、キーボード側の遅延回路は電源を必要としな
い受動的な遅延回路を用いるから、キーボード側では回
路に一切の能動的な電子回路を必要としない。このため
に、電源線、クロック信号線などその他の結線を必要と
しない。キーボード側回路に電源を設ける必要もない。

また、さらに１本の接続線を追加することにより、キー
ボードで同時に２個のキーが押下されたことを識別でき
る。

〔実施例〕

次に本発明の実施例を図面を参照して説明する。

第１図は、本発明一実施例のブロック構成図である。本
実施例では、６４個のキーを備えたキーボ−ドに対応す
るものとする。

本図において、６４個のキーに１ないしに６４の片側に
接続される６４個のキー端子Ｔ＋　ないしＴ６．と、こ
の６４個のキーの他端に接続される共通端子Ｔとを含む
キーボード側回路１と、このキーボード側回路ｌと接続
線り。、Ｌｌ　、Ｌ２により結合され操作されたキーに
対応するデータ出力であるディジタル信号Ｓ、を出力す
る装置側回路２とを備える。

ここに本発明の特徴とするところは、キーボード側回路
１では、前記のキーの数と同じ６４個の異なる遅延出力
の出力端子を有する遅延回路として遅延線３を備え、こ
の各出力端子は前記６４個のキー端子Ｔ、ないし’Ｉ”
６４に接続され、さらに接続線のうちの第一線り。に遅
延線３０人力信号が人力する入力端子Ｔｏに接続され、
接続線のうちの第二線Ｌｌが前記の共通端子Ｔに接続さ
れる。また装置側回路２には、前記接続線の第一線Ｌｏ
に短いパルスＰ５を送出するパルス発生回路４と、この
短いパルスの送出に応答して前記遅延線３より時系列的
に接続線の第二線Ｌｌに到来するパルスのタイミングを
識別する第一のタイミング識別回路５Ａとを備えたこと
にある。

さらに、キーボード側回路１では、６４番目のキー端子
Ｔ６４の出力端子Ｔ、に接続線の第三線Ｌ２が接続され
、装置側回路２では、この第三線Ｌ２に到来するパルス
のタイミングが短いパルスＰ。

の送出タイミングから一定時間より後に到来しているか
否かを検出する第二のタイミング識別回路５Ｂと、この
第二のタイミング識別回路５Ｂにその一定時間以前に検
出出力があるとき、前記第一のタイミング識別回路５Ａ
の出力を無効とするよう制御回路７により制御されるキ
ー人力データ処理回路６を備えたことにある。

第２図は、本実施例のタイムチャートである。

第１図、第２図に示すように、パルス発生回路４および
第一ならびに第二のタイミング識別回路５Ａ、５Ｂには
それぞれ周波数ｆのクロックが入力する。また遅延線３
はパルス発生回路４の発生する短いパルスＰ、により、
その各キー端子の隣り合うそれぞれの間には一定の遅延
時間τの差のある遅延信号を発生しこの遅延時間τは前
記クロックの周波数ｆとの間に ｆ＝１／τ となるように設定される。

すなわち、本実施例では、キーマトリックス（６４キー
）の代りに６４個のキー列に１ないしに６４を並べてあ
り、６３個の中間タップ付きの遅延線３の各タップを出
力端子Ｔ＋　ないしＴａ２としてこれに各キーに１ない
しに６３の一方の端子を接続し、各キーの他方の端子は
共通端子Ｔを介して接続線の第二線Ｌｌに接続される。

また遅延線３の最終出力は ６４×τ＝６４／　ｆ のタイミングのもので、出力端子Ｔ’ｓａから端子Ｔ。

を介して、接続線の第三線Ｌ２に送出される。ここで端
子Ｔ、ｌと前記共通端子Ｔとの間にキーＫｓ４が挿入さ
れる。

遅延線３としては、音響遅延線その他動作電源を必要と
しない受動的な回路が用いられる。

第二線Ｌｌの出力および第三線り、の出力はそれぞれ装
置側回路２の第一および第二のタイミング識別回路５Ａ
、５Ｂにそれぞれ入力される。またパルス発生回路４の
出力する短いパルスＰｓは各タイミング識別回路５Ａ、
５Ｂにも人力される。

この二つのタイミング識別回路５Ａ、５Ｂの出力はキー
人力データ処理回路６に入力されて、外部へのデータ出
力であるディジタル信号Ｓ。となる。このキー人力デー
タ処理回路６は制御回路７のあらかじめ設定されたプロ
グラムにより、前記各回路のタイミングやクリヤなどの
制御を行う。

第２図において、今Ｔｒｉ番目のキーＫｎｌが押された
とき、第二線り、の出力は入力されたパルスに対してｎ
ｌ　・τの遅れを持ったパルスとなる。この２つのパル
スの時間差だけクロックパルスがタイミング識別回路５
Ａに入力されるように構成すれば、タイミング識別回路
５Ａの出力はｎｉ　となり、１１番目のキーが押された
ことを識別できる。

第３図は、本実施例における各タイミング識別回路５Ａ
、および５Ｂの詳細図である。また第４図はこのタイミ
ング識別回路のタイムチャートである。

つぎに２つ以上のキーが同時に押された場合について、
第５図を用いて説明する。本図では２つのキーに、とに
３３とが同時に押された場合で、これら２つのキーに、
とに３３との間の破線で示す遅°延線上を信号が遅延す
ることなくバイパスするため、第三線り、の出力は遅延
時間が短くなる。このため第二のタイミング識別回路５
Ｂの出力が６４未満になるため、２つ以上のキーが押さ
れたことがキー人力データ処理回路６で識別でき、この
ときのキー人力データを無効にできる。

また、第２図の最上欄に示すようにｔサイクルの途中で
キーが押された場合、そのサイクルのタイミング識別回
路出力が正しくない場合がある。

このようにタイミング識別回路出力の値が２サイクル以
上同じ値である場合のみキー人力データ処理回路６から
キー人力データを出力するようなっている。

第２図のタイムチャートにおいて、タイミング識別回路
に含まれるフリップ・フロップやカウンタの遅延を明示
していないが、これらの遅延に比ベクロックの周期（１
／ｆ）が十分大きいので、これらは無視できる。。

以上のように、本実施例では６４個のキーが設けられた
場合、キーボード側回路と装置側回路との間に必要な接
続線は３本ですむことになり、各キーを８Ｘ８のマ）　
ＩＪクス状に接続された場合に必要な接続線の数１６本
に比較して、非常に少なくなる。

また二つ以上のキーが同時に押されたとき、キーの配列
順序が若い番号のもの、すなわち短い遅延信号を送出す
るキーを優先して指定するような構成では、接続線は第
一線と第二線の２本でよい。

〔発明の効果〕

以上説明したように、本発明によれば、キーボード側回
路と装置側回路との間に設けられる接続線の本数が極限
まで少なくできる。キーボード側回路が電源を含まぬ簡
単な構成とすることができる。したがってハードウェア
が小さく、取扱いが利便で、故障発生が少ないキーボー
ド・インターフェースを実現できる。

【図面の簡単な説明】

第１図は、本発明一実施例のブロック構成図。 第２図は、本実施例のタイムチャート。 第３図は、本実施例のタイミング識別回路の詳細図。 第４図は、タイミング識別回路゛のタイムチャート。 第５図は、２個のキーが同時に押された状態の説明図。 第６図は、従来例のキーマトリクス図。 第７図は、従来例の接続線図。 １・・・キーボード回路側、２．１１・・・装置側回路
、３・・・受動的な遅延回路である遅延線、４・・・パ
ルス発生回路、５Ａ、５Ｂ・・・それぞれ第一および第
二のタイミング識別回路、６・・・キー人力データ処理
回路、７・・・制御回路、１２・・・キーマトリクス、
・ＡｌＢＳＣ，Ｑ［、Ｑ２、ＣＬＫ・・・信号、ｆ・・
・クロックの周波数、Ｔ・・・遅延線の遅延パルスの一
つすなわち遅延時間、Ｋ、〜に６．・・・キー、Ｌｏ、
Ｌ＋、Ｌ２・・・それぞれ接続線の第一、第二、第三線
、Ｐ。 ・・・短いパルス、Ｓｏ・・・外部に送出するディジタ
ル信号、Ｔ０〜Ｔ、４・・・遅延回路の出力端子である
キー端子、Ｔ・・・共通端子、Ｔヨ・・・端子Ｔ６４と
接続線り、との間の端子。

Claims (1)

1. 【特許請求の範囲】 １、複数ｎ個のキーの片端に接続されるｎ個のキー端子
   （Ｔ＿１〜Ｔ＿ｎ）と、この複数ｎ個のキーの他端に接
   続される共通端子（Ｔ）とを含むキーボード側回路と、
   このキーボード側回路に接続線により結合され操作され
   たキーに対応するディジタル信号を送出する装置側回路
   とを備えたキーボード・インターフェースにおいて、 前記キーボード側回路では、前記ｎ個以上の異なる遅延
   出力の出力端子を有する遅延回路を備え、この各出力端
   子に前記ｎ個のキー端子（Ｔ＿１〜Ｔ＿ｎ）がそれぞれ
   接続され、さらに、前記接続線の内の第一線（Ｌ＿０）
   に前記遅延回路の入力（Ｔ＿０）が接続され、前記接続
   線の内の第二線（Ｌ＿１）に前記共通端子が接続され、 前記装置側回路には、前記第一線（Ｌ＿０）に短いパル
   スを送出するパルス発生回路と、前記短いパルスの送出
   に応答して時系列的に前記第二線（Ｌ＿１）に到来する
   パルスのタイミングを識別する第一のタイミング識別回
   路とを備えた ことを特徴とするキーボード・インターフェース。 ２、請求項１記載のキーボード・インターフェースにお
   いて、 前記キーボード側回路では、第ｎ番のキー端子（Ｔ＿ｎ
   ）またはその端子より遅延時間の大きい前記出力端子に
   前記接続線の内の第三線（Ｌ＿２）が接続され、 前記装置側回路には、この第三線（Ｌ＿２）に到来する
   パルスのタイミングを検出する第二のタイミング識別回
   路を設け、この第二のタイミング識別回路に前記短いパ
   ルスの送出タイミングから一定時間以前に検出出力があ
   るときには、前記第一のタイミング識別回路の出力を無
   効にする手段を備えた ことを特徴とするキーボード・インターフェース。