JPH03109661A

JPH03109661A - データ処理装置

Info

Publication number: JPH03109661A
Application number: JP1245111A
Authority: JP
Inventors: Akiyoshi Horikawa; 堀川　明美
Original assignee: Hitachi Ltd; Hitachi Microcomputer Engineering Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1989-09-22
Filing date: 1989-09-22
Publication date: 1991-05-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、所定の機能を発揮する機能モジュールと、こ
の機能モジュールの動作を管理する中央処理装置（以下
、ＣＰＵと略記する）とを備えたデータ処理装置に係り
、例えばシングルチップマイクロコンピュータに適用し
て有効な技術に関する。

〔従来技術〕

シングルチップマイクロコンピュータにおいては、入出
力コントローラのような所定の機能を発揮する機能モジ
ュールの制御情報を保持可能な制御レジスタ群が配置さ
れている。この制御レジスタ群は複数の制御レジスタよ
り成り、それらは、制御機能をプログラマブルに変更で
きるように、ＣＰＵによって管理されるアドレス空間に
割付けられる。ＣＰＵはそのような制御レジスタを初期
設定することにより入出力コントローラなどの機能モジ
ュールの動作を制御する。

尚、シングルチップマイクロコンピュータについて記載
された文献の例としては、昭和５８年９月に株式会社日
立製作所より発行された「日立マイクロコンピュータデ
ータブック　８ビツト　シングルチップマイコン」があ
る。

〔発明が解決しようとする課題〕しかしながら、近年ＣＰＵ及びその周辺機能モジュール
の高機能化に伴い、制御レジスタの数が増大する傾向に
あり、これによって制御レジスタ群のアドレス割付けの
ための占有アドレス空間が増大し、また、制御レジスタ
群への制御情報設定処理のためのＣＰＵの負担が増大し
てしまう。

本発明の目的は、ＣＰＵによって管理されるアドレス空
間のうち制御レジスタ群のアドレス割付けのための占有
アドレス空間の減少、及び制御レジスタ群への制御情報
設定処理のためのＣＰＵの負担軽減を図ったデータ処理
装置を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示されている発明のうち代表的なものの
概要を簡単に説明すれば下記の通りである。

すなわち、機能モジュールの制御情報を保持可能な制御
レジスタ群を該機能モジュール固有のアドレス空間に配
置するとともに、ＣＰＵによって管理されるアドレス空
間に設定レジスタを配置し、更にこの設定レジスタに設
定された情報に基づいて、該当する一連の制御情報を上
記制御レジスタ群に設定可能な制御情報設定手段を設け
てデータ処理装置を構成したものである。

ここで上記設定レジスタには、ＣＰＵによって管理され
るアドレス空間又は機能モジュール個有のアドレス空間
に配置され、上記制御レジスタ群への情報設定に供され
る制御情報を格納する記憶手段から、上記制御レジスタ
群への制御情報転送の指示情報を設定することができる
。

〔作　用〕

上記した手段によれば、ＣＰＵによって設定レジスタに
設定された情報に基づいて機能モジュール制御のための
一連の制御情報が、該機能モジュール個有のアドレス空
間に配置された制御レジスタ群に設定され、このことが
、ＣＰＵによって管理されるアドレス空間のうち制御レ
ジスタ群のアドレス割付けのための占有アドレス空間を
減少するように作用する。また、ＣＰＵでは個々の制御
レジスタへの制御情報設定のために直接パスサイクルを
起動してデータ転送を行う必要はなく、このことが、制
御レジスタ群への制御情報設定処理のためのＣＰＵの負
担軽減を達成する。

（実　施　例１〕第１図には本発明の第１実施例であるシングルチップマ
イクロコンピュータの主要部が示される。

同図に示されるシングルチップマイクロコンピュータＭ
ＣＵ１は、特に制限されないが、公知の半導体集積回路
製造技術によって一つの半導体基板に形成される。

第１図に示されるシングルチップマイクロコンピュータ
ＭＣＵｌには、ＣＰＵ２及び機能モジュール例えばＤＭ
Ａ　（ダイレクト・メモリ・アクセス）コントローラ３
が含まれ、そしてこのシングルチップマイクロコンピュ
ータＭＣＵ１の外部には、後述する制御レジスタ群１１
への情報設定に供される制御情報などを格納する記憶手
段例えば外部メモリ４が配置されている。上記シングル
チップマイクロコンピュータＭＣＵＩ、ＤＭＡコントロ
ーラ３及び外部メモリ４は、Ｒ／Ｗ　（リード・ライト
）信号ラインを含むコントロールバスやアドレスバスＡ
−ＢＵＳ、データバスＤ−ＢＵＳによって結合されてい
る。

上記外部メモリ４は、特に制限されないが、上記ＣＰＵ
２によって管理されるアドレス空間に配置されており、
このメモリ４には、ＲＡＭ　（ランダム・アクセス・メ
モリ）やＲＯＭ　（リード・オンリ・メモリ）を適用す
ることができるが、記憶内容の変更を可能とするには、
ＲＡＭやＥＰＲＯＭ（エレクトリカリ・プログラマブル
・ＲＯＭ）あるいはＥＥＰＲＯＭ　（エレクトリカリ・
イレーザブル・アンド・プログラマブルＲＯＭ）を適用
するのがよい。そしてこの外部メモリ４には、特に制限
されないが、第３図に示されるように、転送元アドレス
設定値、転送先アドレス設定値、転送バイト数、転送制
御（起動）設定値、終了コードなど、各種の制御情報が
格納されている。

上記シングルチップマイクロコンピュータＭＣＵ１は、
特に制限されないが、バス権の調停を行うパスアービタ
５や、それぞれ図示しない汎用レジスタ、プログラムカ
ウンタ、算術論理演算器などを含み、主として、図示し
ないプログラムメモリから順次命令を読み込んで所定の
データ処理を行う。

上記ＤＭＡコントローラ３は、特に制限されないが、バ
ス権要求を行うパスリクエスタ７、及びＤＭＡ転送のた
めの制御回路６、それぞれ上記ＣＰＵ２によって管理さ
れるアドレス空間に配置された設定レジスタ８．データ
転送レジスタ９．ステータスレジスタ１０、及び当該機
能モジュールのアドレス空間に配置されたＤＭＡコント
ローラ３のための初期設定用の制御レジスタ群１１を有
する。ここで、上記設定レジスタ８には上記外部メモリ
４から上記制御レジスタ群１１への制御情報転送の指示
情報がＣＰＵ２によって設定されるようになっている。

この指示情報には、上記外部メモリ４内の一連の制御情
報の先頭アドレス情報や当該ＤＭＡコントローラを動作
可能状態とするためのイネーブル設定値等が含まれる。

また、上記制御回路６は、設定レジスタ８の保持情報に
基づいて該当する一連の制御情報を上記制御レジスタ群
１１に順次ＤＭＡ　（ダイレクト・メモリ・アクセス）
転送することで該制御レジスタ群１１への制御情報設定
を行う機能を有する。従って本発明における転送制御手
段はこの制御回路６によって機能的に実現される。

更に上記制御レジスタ群１１は、特に制限されないが、
第２図に示されるように転送元アドレスレジスタ１１Ａ
、転送先アドレスレジスタ１１Ｂ。

転送バイト数レジスタ１１Ｃ９転送制御（起動）レジス
タ１１０など、ＤＭＡコントロールにおいて必要となる
各種制御情報を保持するための複数の制御レジスタを含
む。

第４図には本実施例の動作フローが示される。

制御レジスタ群１１への制御情報の設定処理は、外部メ
モリ４内の所望制御情報群の先頭アドレス例えば１００
Ｈ番地を設定レジスタ８に設定（代入）することから開
始される（ステップ５ＴＩ）。

この設定はシングルチップマイクロコンピュータ全体の
制御を司るＣＰＵ２によって行われる。そしてこの設定
レジスタ８への先頭アドレス情報設定が制御回路６によ
って感知されるか（ステップ５Ｔ２）、あるいはＣＰＵ
２からＤＭＡコントローラ３に対して設定起動命令（Ｓ
ＥＴＲＥＧ　　ｐｔｒなどの専用命令）が発行されるこ
とによって制御回路６は、設定レジスタ８の保持情報（
１００Ｈ番地情報）を図示しない内部レジスタ（ポイン
タとして機能する）に格納しくステップ５Ｔ３）しかる
後にパスリクエスタ７を起動させることによりＣＰＵ２
に対してパス（ＢＵＳ）権を要求（ＢＵＳＲＥＧ）する
（ステップ５Ｔ４）、この要求がＣＰＵ２内のバスアー
ビタ５によって認められると、ＣＰＵ２はバス権を放棄
（ＢＵＳ　　ＡＣＫ）Ｌ　（ステップ５Ｔ５）　、これ
によって当該バス権がＤＭＡコントローラ３側に移され
る。

そしてＤＭＡコントローラ３内の制御回路６は、バス権
獲得後に、先に設定された先頭アドレス情報（１００Ｈ
番地）をポインタの初期値として外部メモリ４内の該当
制御情報群をＤＭＡコントローラ３内の制御レジスタ群
１１に順次転送する（ステップＳＴ６乃至５Ｔ９）。す
なわち第３図に示される転送元アドレス設定値が外部メ
モリ４の１００Ｈ番地に格納されているものとすると、
先ず制御回路６の制御によって外部メモリ４の１００Ｈ
番地がアクセスされることにより、転送元アドレス設定
値「５５」が制御回路６内に取り込まれ（ステップ５Ｔ
６）、この制御回路６において当該取込み情報が終了コ
ードか否かの判別が行われる（ステップ５Ｔ７）。この
判別において、当該取込み情報すなわち転送元アドレス
設定値「５５」は終了コードｒＦＦＪではないから１１
ＮＯ＋＋と判断され、現在のポインタの値（１００Ｈ）
に１を加えることでポインタが更新され（ステップ５Ｔ
８）、当該取込み情報が制御レジスタ群１１の転送元ア
ドレスレジスタＩＩＡに書き込まれる（ステップ５Ｔ９
）。そして上記ステップＳＴ６の実行に戻り、新たなポ
インタによって示されるアドレスの制御情報すなわち外
部メモリ４の１０１Ｈ番地の取り込みが行われる。上記
ステップＳＴ６〜ＳＴ９の処理は上記ステップＳＴ７の
判別において“ＹＥＳ”と判断されるまで繰り返され、
これにより、上記の転送元アドレス設定値「５５」に続
いて１０１Ｈ番地の転送先アドレス。

設定値ｒ６ＢＪ　、１０２Ｈ番地の転送バイト数設定値
ｒ９ＡＪ、転送制御（起動）設定値「２７ｊが順に制御
レジスタ群１１の当該レジスタ１１Ｂ。

１１Ｃ，１１Ｄに格納される。

以上のようにして制御レジスタ群１１への制御情報設定
が行われ、これにより、ＤＭＡコントローラ３は、当該
制御情報に基づいて当該ＤＭＡコントローラ３本来の制
御機能によりＤＭＡ転送制御を開始する。このＤＭＡ転
送制御が終了された後、ＤＭＡコントローラ３はバス権
を放棄し、当該バス権をＣＰＵ２に戻す（ステップ５Ｔ
ＩＯ。

５ＴＩＩ）、尚、制御情報が設定された場合でもＤＭＡ
転送制御が直ちに開始されない場合もあり。

この場合には上記制御情報設定が終了された後、速やか
にバス権が放棄される。

本実施例によれば、以下の作用効果を得ることができる
。

（１）ＣＰＵ２によって設定レジスタ８に設定された情
報（一連の制御情報の先頭アドレス情報）に基づいて、
ＤＭＡコントローラ３の制御のための一連の制御情報が
、該ＤＭＡコントローラ３個有のアドレス空間に配置さ
れた制御レジスタ群１１に設定されるようになっている
ので、少なくとも当該一連の制御情報設定に関しては、
設定レジスタ８のみが、ＣＰＵ２によって管理されるア
ドレス空間に配置されていればよく、制御レジスタ群１
１をＣＰＵ側アドレス空間に配置せずに済む。

故に、ＣＰＵ２によって管理されるアドレス空間のうち
制御レジスタ群１１のアドレス割付けのための占有アド
レス空間を従来に比して減少できる。

（２）制御レジスタ群１１を形成するレジスタの数が増
大しても、それは制御回路６側のアドレス割付けで対処
できるので設定レジスタ８は一つでよく、換言すれば制
御レジスタ群１１を形成するレジスタの数の増大は設定
レジスタ８の数、ひいてはＣＰＵ２によって管理される
アドレス空間に影響しないので、上記（１）の効果は、
制御レジスタ群１１を形成するレジスタの数が多くなる
ほど顕著となる。

（３）また、ＣＰＵ２では、制御レジスタ群１１を形成
する各レジスタへの制御情報設定のための直接的な処理
が省略され、これによって、制御レジスタ群１１への制
御情報設定のためのＣＰＵの負担を軽減できる。

〔実　施　例２〕次に本発明の第２実施例について説明する。

尚、第２実施例が上記第１実施例と相違するのは主とし
て制御回路６での転送制御についてであり、ハードウェ
ア構成自体は第１図に示されるのと同様となる。従って
第２実施例においても第１図をそのまま用いて説明する
。

第５図にはレジスタ設定情報が示される。

本実施例では、制御レジスタ群１１への設定に供される
一連の制御情報群の先頭番地例えば１００Ｈ番地に当該
一連の制御情報の数を示す値（これを引数値と称する）
が格納され、この引数値ｒｏｏ０４Ｊに続いて制御情報
群すなわち転送元アドレス設定値ｒ２０００Ｊ　、転送
先アドレス設定値ｒ３０００Ｊ　、転送バイト数設定値
「０１００」、転送制御（起動）設定値ｒｆｆｏＯＪが
格納されている。

本実施例において制御回路６内には図示しない第１．第
２のレジスタが設けられており、第１のレジスタには上
記引数値が設定され、第２のレジスタには外部メモリ４
からの制御情報のロードカウント値が設定されるように
なっている。そして、この第１．第２のレジスタの保持
値が一致した場合に、一連の制御情報の制御レジスタ群
１１へのＤＭＡ転送が終了され、制御レジスタ群１１へ
の制御情報設定が完了されるようになっている。

第６図には本実施例の動作フローが示される。

ステップ５ＴＩＩ〜５Ｔ１５，５Ｔ２２，５Ｔ２３の処
理については上記第１実施例と同様であるが、ステップ
５Ｔ１６〜ＳＴ２１の処理が異なる。すなわち、ステッ
プ５Ｔ１５においてＣＰＵ２のバス権が放棄され当該バ
ス権がＤＭＡコントローラ３側に移された後、先頭アド
レス情報（本実施例においてもこれを１００Ｈ番地とす
る）をポインタの初期値として外部メモリ４の１００Ｈ
番地がアクセスされることにより引数値「ｏ。

０４」が制御回路６内の第ルジスタに設定され、また当
該制御回路６内の第２のレジスタに０が代入されること
によりカウンタ（第２のレジスタ）が初期設定される（
ステップ５Ｔ１６）。そして制御回路６は、現在のポイ
ンタの値（１００Ｈ）に１を加えることで当該ポインタ
を更新しくステップ５Ｔ１７）、Ｌかる後に該当する制
御情報（ここでは転送元アドレス設定値である）を外部
メモリ４より読み出しくステップ５Ｔ１８）、それを制
御レジスタ群１１の転送元アドレスレジスタ１１Ａ（第
２図参照）に書き込む（ステップ５Ｔ１９）。そして制
御回路６内においてカウンタとして機能する第２のレジ
スタの保持値を更新しくステップ５Ｔ２０）、カウント
・値（第２のカウンタの保持値）と、第１のレジスタに
保持された引数値とが等しいか否かの判別を行う（ステ
ップ５Ｔ２１）。この判別においてカウント値と引数値
とが等しい、すなわち”　Ｙ　Ｅ　Ｓ　”と判断されな
い限り、上記ステップ５Ｔ１７〜５Ｔ２０の処理が繰り
返され、このようにして制御レジスタ群１１に、第５図
に示される各種設定値（引数値を除く）が順に設定され
る。そして上記ステップ５Ｔ２１の判別において“Ｙ　
Ｅ　Ｓ　”と判断された場合には、それはカウント値と
引数値とが一致したこと、換言すれば該当する一連の制
御情報の制御レジスタ群１１への設定が終了したことを
意味するから、当該ＤＭＡコントローラ３は、本来の制
御機能によりＤＭＡ転送制御を行い得る状態となる。

本実施例によれば以下の作用効果を得ることができる。

（１）ＣＰＵ２によって設定レジスタ８に設定された情
報に基づいて、ＤＭＡコントローラ３の制御のための一
連の制御情報が、該ＤＭＡコントローラ３個有のアドレ
ス空間に配置された制御レジスタ群１１に設定されるよ
うになっているので、上記第１実施例と同様に、ＣＰＵ
２によって管理されるアドレス空間のうち制御レジスタ
群１１のアドレス割付けのための占有アドレス空間を従
来に比して減少できる。

（２）制御レジスタ群１１を形成するレジスタの数が増
大しても、それは制御回路６側のアドレス割付けで対処
できるので設定レジスタ８は一つでよく、従って上記（
１）の効果は、制御レジスタ群１１を形成するレジスタ
の数が多くなるほど顕著となる。

（３）また、ＣＰＵ２では、制御レジスタ群１］。

を形成する各レジスタへの制御情報設定のための直接的
な処理が省略されるので、上記第１実施例と同様に制御
レジスタ群１１への制御情報設定のためのＣＰＵ２の負
担を軽減できる。

〔実　施　例３〕次に本発明の第３実施例について説明する。

尚、第３実施例が上記第１及び第２実施例と相違するの
は主として制御レジスタ群１１におけるレジスタ配列及
び制御回路６での転送制御についてであり、ハードウェ
ア構成自体は第１図に示されるのと同様となる。従って
第３実施例においても第１図をそのまま用いて説明する
。

第７図には制御レジスタ群１１の構成が示される。同図
に示されるように本実施例において制御レジスタ群１１
における各レジスタは、特に制限されないが、転送制御
（起動）レジスタ１１Ｄ。

転送元アドレスレジスタ１１Ａ、転送先アドレスレジス
タ１１Ｂ、転送バイト数レジスタ１１Ｃの順に配列され
ている。

また、第８図にはレジスタ設定情報が示される。

本実施例では、制御レジスタ群１１への設定に供される
一連の制御情報群すなわち転送元アドレス設定値ｒ２０
００Ｊ　、転送先アドレス設定値ｒ３０００Ｊ、転送バ
イト数設定値ｒｏ１００Ｊ。

転送制御（起動）設定値ｒｆｆｏＯＪのそれぞれに付加
情報ｒｏ１」、ｒ０２」、ｒ０３」、ｒ。

Ｏ」が設けられ、これに続いて付加情報ｒｆｆＪが終了
コードとして設けられている。付加情報「００」〜「０
３」は、制御レジスタ群１１を形成する各レジスタＩＩ
Ａ〜１１Ｄに対応する。すなわち付加情報によって上記
各レジス１１Ａ〜１１Ｄを特定できるようになっている
。そして制御回路６は、取り込まれた付加情報が終了コ
ード［ｆｆＪであるか否かを判別し、それが終了コード
ｒｆ　ｆＪであると判断した場合に一連の制御情報の制
御レジスタ群１１へのＤＭＡＣ転送が終了され、制御レ
ジスタ群１１への制御情報設定が完了されるようになっ
ている。また、本実施例では、付加情報ロード用ポイン
タとして機能するレジスタと制御情報ロード用ポインタ
として機能するレジスタとが制御回路６に含まれる。

第９図には本実施例の動作フローが示される。

ステップＳＴ２１〜５Ｔ２５，５Ｔ３２，５Ｔ３３の処
理については上記第１．第２実施例と同様であるが、ス
テップ５Ｔ２６〜ＳＴ３１の処理が異なる。すなわち、
ステップ５Ｔ２５においてＣＰＵ２のバス権が放棄され
当該バス権がＤＭＡコントローラ３側に移された後、制
御回路６によって先頭アドレス情報（本実施例において
もこれを１００Ｈ番地とする）がポインタの初期値とな
り、外部メモリ４の１００Ｈ番地がアクセスされること
により、付加情報「０１」が制御回路６内に取り込まれ
（ステップ５Ｔ２６）、この制御回路６において当該付
加情報が終了コードか否かの判別が行われる（ステップ
５Ｔ２７）、この判別において、当該付加情報［０１」
は終了コードではないから１１Ｎ○″と判断され、付加
情報ロード用ポインタの値が更新された後に（ステップ
５Ｔ２８）、設定値（制御情報）ｒ２０００Ｊの取込み
が行われる（ステップ５Ｔ２９）、そして当該設定値ｒ
２０００４が設定されるのは転送元アドレスレジスタＩ
ＩＡであるから、制御回路６は当該設定値ｒ２０００Ｊ
を転送元アドレスレジスタ１１Ａに書き込む（ステップ
５Ｔ３０）。その後。

制御情報ロード用ポインタの値が更新され（ステップ５
Ｔ３１）、制御回路６は上記ステップ５Ｔ２６の実行に
戻る。以上の処理は上記ステップ５Ｔ２７の判別におい
て’ＹＥＳ″′と判断されるまで、すなわち外部メモリ
４内より読み出された付加情報が終了コードであると判
断されるまで繰り返され、これによって一連の制御情報
の制御レジスタ群１１への設定が終了される。

本実施例によれば以下の作用効果を得ることができる。

（１）ＣＰＵ２によって設定レジスタ８に設定された情
報に基づいて、ＤＭＡコントローラ３の制御のための一
連の制御情報が、該ＤＭＡコントローラ３個有のアドレ
ス空間に配置された制御レジスタ群１１に設定されるよ
うになっているので、上記第１．第２実施例と同様に、
ＣＰＵ２によって管理されるアドレス空間のうち制御レ
ジスタ群１１のアドレス割付けのための占有アドレス空
間を従来に比して減少できる。

（３）また、ＣＰＵ２では、制御レジスタ群１１を形成
する各レジスタへの制御情報設定のための直接的な処理
が省略されるので、上記第１．第２実施例と同様に制御
レジスタ群１１への制御情報設定のためのＣＰＵの負担
を軽減できる。

（４）更に、制御情報を設定すべき制御レジスタ１１Ａ
〜１１Ｄが、付加情報によって特定されるので、制御レ
ジスタ１１．Ａ〜ＩＩＤの配列順と、外部メモリ４内の
制御データの配列順とが異なっているにもかかわらず、
上記（１）〜（３）の作用効果が得られる。

〔実　施　例４〕第１０図には本発明の第４実施例であるシングルチップ
マイクロコンピュータの主要部が示される。同図に示さ
れるシングルチップマイクロコンピュータＭＣＵ２１は
、特に制限されないが、公知の半導体集積回路製造技術
によって一つの半導体基板に形成される。尚、第１図に
示されるのと同一機能を有するブロックには同一符号が
付されている。

第１０図に示されるシングルチップマイクロコンピュー
タＭＣＵ２１には、ＣＰＵ２及び機能モジュール例えば
ＤＭＡコントローラ２３が含まれ、そしてこのＤＭＡコ
ントローラ２３の内部には、制御レジスタ群１１への情
報設定に供される制御情報を格納する記憶手段例えば内
部メモリ２４が配置されている。この内部メモリ２４は
、当該ＤＭＡコントローラ２３個有のアドレス空間に配
置されており、Ｒ／Ｗ　（リード・ライト）信号ライン
を含む内部コントロールバス、内部アドレスバスＩＡ−
ＢＵＳ及び内部データバスＩＤ−ＢＵＳを介して制御回
路２６及び制御レジスタ群１１に結合されている。

そしてこの内部メモリ２４はＣＰＵ２によってアクセス
不可能となるため、その記憶内容の変更を可能とするに
はＥＰＲＯＭ又はＥＥＰＲＯＭを適用するとよい。

本実施例の動作は、基本的には上記第１．第２゜第３の
実施例と同様となるが（第４図、第６図。

第９図参照）、ＤＭＡコントローラ２３個有のアドレス
空間に内部メモリ２４が配置されているため、ＣＰＵ２
とＤＭＡコントローラ２３との間でのバス権のやりとり
は行われない。

本実施例によれば以下の作用効果を得ることができる。

（１）ＣＰＵ２によって設定レジスタ８に設定された情
報に基づいて、ＤＭＡコントローラ２３の制御のための
一連の制御情報が、該ＤＭＡコントローラ２３個有のア
ドレス空間に配置された制御レジスタ群１１に設定され
るようになっているので、上記第１．第２．第３実施例
と同様に、ｃｐＵ２によって管理されるアドレス空間の
うち制御レジスタ群１１のアドレス割付けのための占有
アドレス空間を減少でき、また、ＣＰＵ２では、制御レ
ジスタへの制御情報設定のための直接的な処理が省略さ
れるので、制御レジスタ群１１への制御情報設定のため
のＣＰＵ２の負担を軽減できる。

（２）更に、制御レジスタ群１１への設定に供される制
御情報を格納する内部メモリ２４をＤＭＡコントローラ
２３個有のアドレス空間に配置したことにより、ＣＰＵ
２とＤＭＡコントローラ２３御情報設定処理の高速化が
図れる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定されず
、その要旨を逸脱しない範囲において種々変更可能であ
る。

例えば上記実施例では機能モジュールをＤＭＡコントロ
ーラとしたがシリアルｌ１０（インプット・アウトプッ
ト）等地の機能モジュールを用いることもできる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるシングルチップマイ
クロコンピュータに適用した場合について説明したが１
本発明はそれに限定されるものではなく、ＣＰＵと機能
モジュールとを別チップで形成したシステムにも適用す
ることができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を説明すれば下記の通りである。

すなわち、ＣＰＵによって設定レジスタに設定された情
報に基づいて機能モジュールのための一連の制御情報が
、該機能モジュール個有のアドレス空間に配置された制
御レジスタ群に設定されることにより＋　ＣＰＵによっ
て管理されるアドレス空間のうち制御レジスタ群のアド
レス割付けのための占有アドレス空間を減少することが
でき、また、ＣＰＵでは個々の制御レジスタへの制御情
報設定のための直接的な処理が省略されることにより、
制御レジスタ群への制御情報設定処理のためのＣＰＵの
負担軽減を図ることができる。

【図面の簡単な説明】

第１図は本発明の第１実施例であるシングルチップマイ
クロコンピュータの主要部構成ブロック図、第２図は第１実施例における制御レジスタ群の構成ブロ
ック図。第３図は第１実施例におけるレジスタ設定情報説明図。第４図は第１実施例の動作流れ図、第５図は本発明の第２実施例におけるレジスタ設定情報
説明図、第６図は第２実施例の動作流れ図、第７図は本発明の第３実施例における制御レジスタ群の
構成ブロック図、第８図は第３実施例におけるレジスタ設定情報説明図、第９図は第３実施例の動作流れ図、第１０図は本発明の第４実施例であるシングルチップマ
イクロコンピュータの主要部構成ブロック図である。２・・・ＣＰＵ、３，２３・・・ＤＭＡコントローラ、
４・・・外部メモリ、６，２６・・・制御回路、８・・
・設定レジスタ、１１・・・制御レジスタ群、２４・・
・内部メモリ。第図３第図第図／１１第図

Claims

【特許請求の範囲】１、設定された制御情報に基づいて所定の機能を発揮す
る機能モジュールと、この機能モジュールの動作を管理
する中央処理装置とを備えたデータ処理装置において、上記機能モジュール個有のアドレス空間に配置され、該
機能モジュールの制御情報を保持可能な制御レジスタ群
と、上記中央処理装置１により管理されるアドレス空間に配
置された設定レジスタと、上記中央処理装置によりこの設定レジスタに設定された
情報に基づいて、該当する一連の制御情報を上記レジス
タ群に順次転送することで該制御レジスタ群への制御情
報設定を可能とする転送制御手段と、を含んで上記機能モジュールを構成したことを特徴とす
るデータ処理装置。２、上記設定レジスタには、上記中央処理装置により管
理される空間に配置され、上記制御レジスタ群への情報
設定に供される制御情報を格納する記憶手段から上記制
御レジスタ群への制御情報転送の指示情報が上記中央処
理装置によって設定される請求項１記載のデータ処理装
置。３、上記設定レジスタには、上記機能モジュール個有の
アドレス空間に配置され、上記制御レジスタ群への情報
設定に供される制御情報を格納する記憶手段から上記制
御レジスタ群への制御情報転送の指示情報が上記中央処
理装置によって設定される請求項１記載のデータ処理装
置。