JPH028430Y2 - - Google Patents

Description

【考案の詳細な説明】 〔考案の技術分野〕 本考案はインダクタンス素子およびコンデンサ
を組合せてなり、高速で遅延時間の細かな切り換
えの可能な可変遅延線に係り、出力波形の歪や立
ち上がり特性等の遅延特性を改善した可変遅延線
に関する。

〔従来技術とその問題点〕

従来この種の可変遅延線としては、第１図およ
び第２図に示すように、棒状ボビン１に導体条２
を単層ソレノイド状にスペース巻きしてインダク
タンス素子３を形成し、ケース４の底部にアース
板５を介して形成した誘電体板６上にインダクタ
ンス素子３を横置きするように重ね、インダクタ
ンス素子３の長手方向に延びる上側を固定接点列
７とし、インダクタンス素子３の上方のケース４
中程にインダクタンス素子３と対向するように接
続電極８を配置し、この接続電極８の端部を入力
端子９に接続し、インダクタンス素子３および接
続電極８間に配置したばねホルダ１０内に、固定
接点列７上を接続電極８に接触しながら移動する
可動接触ばね１１を収納するとともに、ばねホル
ダ１０に取りつけられたつまみ１３を固定接点列
７に沿つて接続電極８に形成した溝１２から突出
させてなる構造のものがある。

この可変遅延線は、つまみ１３をスライドさせ
ることによつてばねホルダ１０をスライドさせ、
可動接触ばね１１および接続電極８を介して入力
端子９が固定接点列７のうち任意の固定接点に接
続される。

なお、図中符号１４，１５，１６は、各々入力
接地端子、出力接地端子および出力端子であり、
第３図は等価回路図である。

このような可変遅延線は、低い周波数から極め
て高い周波数までの広い周波数帯域にわたつて
1ns以下の速い立ち上がりに特性を有し、遅延時
間を細かく変化可能である。

しかしながら、このような可変遅延線は、可動
接触ばね１１の移動によつて固定接点列７のうち
任意の固定接点と接続する接続電極８は、インダ
クタンス素子３に対して面対向するように配置さ
れているので、インダクタンス素子３の導体条２
および接続電極８間に、第３図に示すような浮遊
容量Csが形成され易い。

なお、第３図中浮遊容量Csは右側にまとめて
示したが、実際は接続電極８の全長にわたつて存
在している。

そのため、浮遊容量Csが大きくなると、出力
パルス波形が歪んだり立ち上がりが遅れる等、遅
延時間に悪影響を与える欠点がある。

第４図中実線は遅延線が本来持つ出力パルス応
答波形図であり、同図中破線は可変遅延線を構成
した場合であつて、浮遊容量Csの影響を受けて
立ち上がり特性の劣つた出力パルス応答波形を示
している。

一般に可変遅延線において、このような浮遊容
量Csの遅延時間に与える影響は、遅延時間が大
きくなるように調整した場合、すなわち、第１図
において、つまみ１３を左側へスライドする程大
きくなるし、またインダクタンス素子３の棒状ボ
ビン１として偏平なものを用い、広い面積で接続
電極８に対向させる程大きくなる。

〔考案の目的〕

本考案はこのような従来の欠点を解決するため
になされたもので、出力波形の歪や立ち上がりが
速く遅延特性の良好な可変遅延線の提供を目的と
する。

〔考案の構成と効果〕

本考案はこのような目的を達成するために、イ
ンダクタンス素子と、このインダクタンス素子に
組合せて遅延線を形成するコンデンサと、前記イ
ンダクタンス素子に形成された複数の固定接点か
らなる固定接点列と、この固定接点列に接触して
移動する可動接点と、前記固定接点列に沿つて配
置されかつ前記可動接点に接触して前記固定接点
列のうち前記可動接点によつて選択された固定接
点に接続する接続電極とを具備する可変遅延線に
おいて、前記インダクタンス素子および前記接続
電極の間にシールド板を配置したものである。

このような本考案の構成によれば、インダクタ
ンス素子および接続電極の間にシールド板を介在
させて、インダクタンス素子と接続電極の間に形
成される浮遊容量Csを極めて小さい値に抑える
ことが可能となり、出力波形の歪や立ち上がり時
間を良好に保つことができる。

さらに、シールド板と接続電極の間に誘電体を
介在させるならば、接続電極にはシールド板との
間に容量が分布形成され、接続電極を所定のイン
ピーダンス例えば入力回路のインピーダンスに整
合することが可能となり、外部回路との整合を良
好に保つことができる。

〔考案の実施例〕

以下本考案の詳細を説明する。なお、従来例と
共通する部分には同一の符号を付す。

第５図および第６図は本考案の一実施例を示す
正面図および側面図であり、いずれも一部断面で
示している。

両図において、横断面長方形の棒状ボビン１の
外周には、導体条２を単層ソレノイド状にスペー
ス巻きしてインダクタンス素子３が形成されてい
る。

このインダクタンス素子３は、上面開放された
箱形の合成樹脂製のケース４の内底面に、アース
板５を介して固定された誘電体板６上に、幅の広
い面を上面および下面として重ねられている。

これら誘電体板６と、これを挟むアース板５お
よびインダクタンス素子３の下面導体条２とによ
つて複数のコンデンサ１７が形成され、インダク
タンス素子３の各ターン毎に導体条２とアース間
にコンデンサ１７の接続された集中定数型の電磁
遅延線が構成されている。

インダクタンス素子３の上面導体条２には固定
接点１８が設けられ、各ターン毎の固定接点１８
によつて固定接点列７が形成されている。

ケース４の底板には、入力端子９、アース板５
に接続された入出力接地端子１４，１５および、
インダクタンス素子３の導体条２の巻き終わりの
接続された出力端子１６が植設されている。

導体条２の巻き始めは、抵抗Ro（図示せず）を
介してアース板５に接続されている。

ケース４の開口部には、インダクタンス素子３
上方に向けてケース４を塞ぐ接続電極８が取りつ
けられ、接続電極８の端部がケース４の内側面を
延びて前記入力端子９に接続されている。

接続電極８とインダクタンス素子３の間にはば
ねホルダ１０が配置され、このばねホルダ１０内
には略弓型に湾曲成形された可動接点としての可
動接触ばね１１が、固定接点列７および接続電極
８に弾性的に接触させるようにして収納されてい
る。

この可動接触ばね１１は、つまみ１３を移動さ
せることによるばねホルダ１０の移動によつて、
固定接点列７における１個の固定接点１８との単
接触および隣合う固定接点１８との複接触を繰り
返して移動するようになつている。

ばねホルダ１０は、その一部が固定接点列７に
そつて接続電極８に形成された溝１２から突出
し、つまみ１３が取りつけられている。

溝１２の両側において、接続電極８の下面には
溝１２に沿つて細長い誘電体板１９が止着されて
おり、誘電体板１９のインダクタンス素子３と対
向する面にはアース板５に接続されたシールド板
２０が止着されている。

このように構成された可変遅延線は、第７図の
等価回路図に示すように、インダクタンス素子３
の１ターンを１区間分のインダクタンスＬとし、
コンデンサ１７の容量Ｃと組合せた複数区間で構
成され、接続電極８とシールド板２０間にはコン
デンサが分布する構成となつている。

そして、本考案の可変遅延線は、つまみ１３を
移動させることによつてばねホルダ１０が可動接
触ばね１１をスライドさせ、可動接触ばね１１の
固定接点列７における１個の固定接点１８との単
接触および隣合う固定接点１８との複接触を繰り
返して移動する。

そのため、入力端子９に加えられた信号は、可
動接触ばね１１によつて選択された固定接点１８
と出力端子１６間の区間数に応じた遅延時間を伴
つて出力される。

もつとも、固定接点列７は複数ターン毎に設け
た固定接点によつて形成することも可能であり、
この場合、複数ターンを１区間とする大きな遅延
時間の変化が得られる。さらにまた、固定接点１
８は、インダクタンス素子３の導体条２の一部を
突出させたり、あるいは延設させた構成であつて
もよい。

このように構成された本考案の可変遅延線は、
固定接点列７および接続電極８の間すなわちイン
ダクタンス素子３および接続電極８の間に、シー
ルド板２０が存在するので、インダクタンス素子
３と接続電極８の間に形成される浮遊容量Csを
極めて小さく抑えることが可能となる。

そのため、浮遊容量Csを無視することができ
るので、出力パルス波形の歪や立ち上がり特性を
悪化させることなく、遅延特性を良好に保つこと
ができる。

さらに、シールド板２０は、誘電体板１９を介
して接続電極８に止着されているので、接続電極
８にはシールド板２０に沿つて単位長さ当たり一
定の容量Ccが分布する。そのため、接続電極８
をあるインピーダンスを有する線路として外部回
路例えばパルス発生器PCのインピーダンスRo／
２に近づけることが可能となり、入力端子９から
可動接触ばね１１までの整合状態を良好に保つこ
とができる。

なお、接続電極８の面積が広い場合には、誘電
体板１９に代えて空隙をもちいることができる。
さらに、シールド板２０の形状、寸法、支持構造
および位置は、実施に際して任意に選定可能であ
る。

上述の実施例にあつてインダクタンス素子３
は、棒状ボビン１に導体条２を巻いて構成した例
を示したが、導線を巻いて構成することも可能で
あり、導体層を形成したボビンの外周を、従来公
知の手段でソレノイド状やじぐざぐ状に形成する
こともできるし、ボビンも必須のものではない。

以上説明したように本考案の可変遅延線は、イ
ンダクタンス素子および接続電極の間にシールド
板を配置したので、インダクタンス素子と接続電
極間の浮遊容量Csを無視できる程度に微少に抑
えることが可能となつて出力波形の歪や応答速度
を低下させることがなくなり、良好な遅延特性を
確保することができる。

なお、本考案の可変遅延線にあつては分布定数
型の遅延線においても実施可能である。

【図面の簡単な説明】

第１図および第２図は従来の可変遅延線を示す
正面図および側面図（一部断面で示す）、第３図
および第４図は可変遅延線の等価回路図および出
力波形図、第５図および第６図は本考案の可変遅
延線の一実施例を示す正面図および側面図（一部
断面で示す）、第７図は第５図に示す可変遅延線
の等価回路図である。 １……棒状ボビン、２……導体（導体条）、３
……インダクタンス素子、４……ケース、５……
アース板、６，１９……誘電体（誘電体板）、７
……固定接点列、８……接続電極、９……入力端
子、１０……ばねホルダ、１１……可動接点（可
動接触ばね）、１３……つまみ、１７……コンデ
ンサ、１８……固定接点、２０……シールド板。

Claims (1)

1. 【実用新案登録請求の範囲】 (1) インダクタンス素子と、このインダクタンス
   素子に組合せて遅延線を形成するコンデンサ
   と、前記インダクタンス素子に形成された複数
   の固定接点からなる固定接点列と、この固定接
   点列に接触して移動する可動接点と、前記固定
   接点列に沿つて配置されかつ前記可動接点に接
   触して前記固定接点列のうち前記可動接点によ
   つて選択された固定接点に接続する接続電極と
   を具備する可変遅延線において、前記インダク
   タンス素子および前記接続電極の間にシールド
   板を配置してなることを特徴とする可変遅延
   線。 (2) シールド板と接続電極の間に誘電体を介在さ
   せてなる実用新案登録請求の範囲第１項記載の
   可変遅延線。