JPH0283938A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0283938A JPH0283938A JP23705688A JP23705688A JPH0283938A JP H0283938 A JPH0283938 A JP H0283938A JP 23705688 A JP23705688 A JP 23705688A JP 23705688 A JP23705688 A JP 23705688A JP H0283938 A JPH0283938 A JP H0283938A
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁ゲート電界効果トランジスタの製造方法に
関するものである。
関するものである。
絶縁ゲート電界効果トランジスタ（以下ＩＧＦＥＴと記
す）は構造が簡単なため広い分野で使用されている。そ
して最近ではＩＧＦＥＴの高集積化が強く要求されてい
る。この高集積化を達成するため素子寸法の微細化が進
み、コンタクトホールの寸法もサブミクロン領域に入っ
ている。
す）は構造が簡単なため広い分野で使用されている。そ
して最近ではＩＧＦＥＴの高集積化が強く要求されてい
る。この高集積化を達成するため素子寸法の微細化が進
み、コンタクトホールの寸法もサブミクロン領域に入っ
ている。
従来行われているコンタクトホールの形成方法を第２図
に示す。
に示す。
第２図（ａ）において、２１はシリコン基板、２２は二
酸化ケイ素膜、２３はゲート電極、２４はドレイン。
酸化ケイ素膜、２３はゲート電極、２４はドレイン。
２５はソースである。図に示すようにゲート電極２３を
形成後層間絶縁膜２６を全面に堆積し、その後コンタク
ト孔を開孔するためにレジスト２７をパターニングする
。
形成後層間絶縁膜２６を全面に堆積し、その後コンタク
ト孔を開孔するためにレジスト２７をパターニングする
。
次に第２図（ｂ）に示すように、前記レジスト２７を耐
エツチングマスクとして前記層間絶縁膜２６をエツチン
グ除去し、しかる後アルミ配線２８を加工する。
エツチングマスクとして前記層間絶縁膜２６をエツチン
グ除去し、しかる後アルミ配線２８を加工する。
このようにコンタクトホール形成では、レジストを耐エ
ツチングマスクとして用いることにより開孔している。
ツチングマスクとして用いることにより開孔している。
しかしながら、このような従来方法では、ゲート電極２
３とコンタクトホール間の寸法にコンタクトレジストパ
ターンの目合せ余裕を見込まなくてはならない、設計寸
法が２癖程度のときはこの目合せ余裕は大きな問題とは
ならなかったが、素子寸法がサブミクロン領域に入って
くるとこの目合せ余裕に見込む寸法が微細化の大きな障
害となっている。
３とコンタクトホール間の寸法にコンタクトレジストパ
ターンの目合せ余裕を見込まなくてはならない、設計寸
法が２癖程度のときはこの目合せ余裕は大きな問題とは
ならなかったが、素子寸法がサブミクロン領域に入って
くるとこの目合せ余裕に見込む寸法が微細化の大きな障
害となっている。
本発明の目的はこのような目合せ余裕をなくシ。
高集積化に適した微細ＩＧＦＥＴの製造方法を提供する
ことにある６ 〔課題を解決するための手段〕 上記目的を達成するため、本発明の半導体装置の製造方
法は、絶縁ゲート電界効果トランジスタの製造方法にお
いて、ゲート電極を厚い絶縁膜をマスクに加工する工程
と、ゲート電極の側壁を含んで第１の絶縁膜を形成する
工程と、該第１の絶縁膜の表面に２層の導電性物質膜を
形成する工程と、ソースドレイン領域に接するゲートａ
ｉｔｉの側壁に沿ってのみ前記２層の導電性物質膜を残
す工程と、第２の絶縁膜を全面に成長して表面を平坦化
する工程と、前記第２の絶縁膜を前記２層の導電性物質
膜の表面までエッチバックする工程とを含むものである
。
ことにある６ 〔課題を解決するための手段〕 上記目的を達成するため、本発明の半導体装置の製造方
法は、絶縁ゲート電界効果トランジスタの製造方法にお
いて、ゲート電極を厚い絶縁膜をマスクに加工する工程
と、ゲート電極の側壁を含んで第１の絶縁膜を形成する
工程と、該第１の絶縁膜の表面に２層の導電性物質膜を
形成する工程と、ソースドレイン領域に接するゲートａ
ｉｔｉの側壁に沿ってのみ前記２層の導電性物質膜を残
す工程と、第２の絶縁膜を全面に成長して表面を平坦化
する工程と、前記第２の絶縁膜を前記２層の導電性物質
膜の表面までエッチバックする工程とを含むものである
。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（２）は本発明におけるコンタクト製造
プロセスを順を追って示した模式的断面図である。
プロセスを順を追って示した模式的断面図である。
まず第１図（ａ）に示すように、シリコン基板（Ｐ型シ
リコン単結晶基板）１上に厚い二酸化ケイ素膜２で分離
領域を形成し、その後熱酸化法を用いて素子形成領域に
ゲート酸化膜３を形成する。
リコン単結晶基板）１上に厚い二酸化ケイ素膜２で分離
領域を形成し、その後熱酸化法を用いて素子形成領域に
ゲート酸化膜３を形成する。
次に、第１図（ｂ）に示すように、ＣＶＤ法により多結
晶シリコン膜４を堆積し、その後熱拡散法によりリンを
前記多結晶シリコン膜４に拡散し、しかる後、ＣＶＤ法
により厚い二酸化ケイ素膜Ｓを堆積し、その後ゲート電
極形状を有するレジスト６をバターニングする。
晶シリコン膜４を堆積し、その後熱拡散法によりリンを
前記多結晶シリコン膜４に拡散し、しかる後、ＣＶＤ法
により厚い二酸化ケイ素膜Ｓを堆積し、その後ゲート電
極形状を有するレジスト６をバターニングする。
次に、第１図（Ｃ）に示すように、前記レジスト６を耐
エツチングマスクとし、異方性エツチング技術を用いて
前記二酸化ケイ素膜５′、前記多結晶シリコン膜４′を
順次エツチングした後前記レジスト６を除去し、次にイ
オン注入技術を用いてｎ型不純物であるリン又は砒素を
前記ゲート電極形状を有する二酸化ケイ素膜５′をマス
クに前記シリコン基板１に注入し、ソースドレイン領域
にｎ型不純物層８を形成する。その後ＣＶＤ法により二
酸化ケイ素膜７を堆積する。
エツチングマスクとし、異方性エツチング技術を用いて
前記二酸化ケイ素膜５′、前記多結晶シリコン膜４′を
順次エツチングした後前記レジスト６を除去し、次にイ
オン注入技術を用いてｎ型不純物であるリン又は砒素を
前記ゲート電極形状を有する二酸化ケイ素膜５′をマス
クに前記シリコン基板１に注入し、ソースドレイン領域
にｎ型不純物層８を形成する。その後ＣＶＤ法により二
酸化ケイ素膜７を堆積する。
次に、第１図（ａに示すように、異方性エツチング技術
を用いて前記二酸化ケイ素膜をエツチングしゲート電極
となる前記多結晶シリコン膜４′の側壁にのみ残した後
、イオン注入技術を用いてｎ型不純物であるリン又は砒
素を前記ゲート電極である多結晶シリコン膜４′及び二
酸化ケイ素膜５′をマスクに前記シリコン基板１に注入
してソースドレイン領域を形成しその後ＣＶＤ法により
多結晶シリコン膜９を堆積し、しかる後蒸着法又はＣＶ
Ｄ法により前記ゲート電極の側壁に沿って十分回り込む
条件下で金属膜１０を堆積する。ここで堆積する金属と
しては、後プロセスに高温処理がある場合にはモリブデ
ン、チタン、タングステンが適当であり、低温処理だけ
の場合には、白金、アルミニウムが適当である。
を用いて前記二酸化ケイ素膜をエツチングしゲート電極
となる前記多結晶シリコン膜４′の側壁にのみ残した後
、イオン注入技術を用いてｎ型不純物であるリン又は砒
素を前記ゲート電極である多結晶シリコン膜４′及び二
酸化ケイ素膜５′をマスクに前記シリコン基板１に注入
してソースドレイン領域を形成しその後ＣＶＤ法により
多結晶シリコン膜９を堆積し、しかる後蒸着法又はＣＶ
Ｄ法により前記ゲート電極の側壁に沿って十分回り込む
条件下で金属膜１０を堆積する。ここで堆積する金属と
しては、後プロセスに高温処理がある場合にはモリブデ
ン、チタン、タングステンが適当であり、低温処理だけ
の場合には、白金、アルミニウムが適当である。
次に、第１図（ｅ）に示すように、異方性エツチング技
術を用いて前記金属膜１０及び前記多結晶シリコン膜９
を順次エツチングして前記金属膜１０’ 及び前記多結
晶シリコン膜９′を前記ゲート電極の側壁に沿って残し
た後、前記素子領域をおおうようにレジスト１．１をバ
ターニングする。このレジストバターニング工程には厳
しい精度は要求されない。
術を用いて前記金属膜１０及び前記多結晶シリコン膜９
を順次エツチングして前記金属膜１０’ 及び前記多結
晶シリコン膜９′を前記ゲート電極の側壁に沿って残し
た後、前記素子領域をおおうようにレジスト１．１をバ
ターニングする。このレジストバターニング工程には厳
しい精度は要求されない。
次に、第１図（ト）に示すように、前記レジスト１１を
マスクに前記ゲート電極４′に沿って残っている前記金
属膜１０’及び前記多結晶シリコン膜９′をエツチング
除去し、その後前記レジスト１１を除去した後、ＣＶＤ
法により二酸化ケイ素膜１２を堆積し、しかる後、スピ
ンコード法によりレジスト又は絶縁物の塗布膜１３を形
成して表面を平坦化する。
マスクに前記ゲート電極４′に沿って残っている前記金
属膜１０’及び前記多結晶シリコン膜９′をエツチング
除去し、その後前記レジスト１１を除去した後、ＣＶＤ
法により二酸化ケイ素膜１２を堆積し、しかる後、スピ
ンコード法によりレジスト又は絶縁物の塗布膜１３を形
成して表面を平坦化する。
次に、第１図（２）に示すように、前記レジスト又は絶
縁物の塗布膜１３と前記二酸化ケイ素膜５’、１２を等
しいエツチングレート条件下でエツチングして前記金属
膜１０’と前記多結晶シリコン膜９′表面を出した後、
熱処理を行って前記多結晶シリコン膜９′と前記金属膜
１０′とを反応させてシリサイド化する。多結晶シリコ
ン膜９′の膜厚は、シリサイド化するとき金属ＩＩＩ
１０’がソースドレイン領域を形成するＤ型不純物層８
をつき抜けない膜厚に設定する。
縁物の塗布膜１３と前記二酸化ケイ素膜５’、１２を等
しいエツチングレート条件下でエツチングして前記金属
膜１０’と前記多結晶シリコン膜９′表面を出した後、
熱処理を行って前記多結晶シリコン膜９′と前記金属膜
１０′とを反応させてシリサイド化する。多結晶シリコ
ン膜９′の膜厚は、シリサイド化するとき金属ＩＩＩ
１０’がソースドレイン領域を形成するＤ型不純物層８
をつき抜けない膜厚に設定する。
以上のように本発明によれば、コンタクト形成時のレジ
ストパターニング工程において、ゲート電極とコンタク
トホール間の寸法に目合せ余裕を見込む必要がなく、か
つ自動的にコンタクトホールにシリサイドが埋め込まれ
た形となる。また多結晶シリコン膜を金属の下地に設け
ているため。
ストパターニング工程において、ゲート電極とコンタク
トホール間の寸法に目合せ余裕を見込む必要がなく、か
つ自動的にコンタクトホールにシリサイドが埋め込まれ
た形となる。また多結晶シリコン膜を金属の下地に設け
ているため。
シリサイド化の際スパイク現象が防止できる。さらに、
コンタクト孔のサイズの一方は、金属と多結晶シリコン
膜の成長膜厚により決定されるので、サブミクロン領域
のコンタクト孔でも寸法制御性が良いという利点がある
。
コンタクト孔のサイズの一方は、金属と多結晶シリコン
膜の成長膜厚により決定されるので、サブミクロン領域
のコンタクト孔でも寸法制御性が良いという利点がある
。
以上述べたように本発明によれば、高集積化に適した微
細なＩＧＦＥＴの製造方法を容易に得ることができる。
細なＩＧＦＥＴの製造方法を容易に得ることができる。
第１図（ａ）〜（２）は本発明コンタクトホールの一実
施例の製造方法を工程順に示した模式的断面図、第２図
（ａ）、 （ｂ）は従来のコンタクトホール製造方法を
工程順に示した模式的断面図である。
施例の製造方法を工程順に示した模式的断面図、第２図
（ａ）、 （ｂ）は従来のコンタクトホール製造方法を
工程順に示した模式的断面図である。
Claims (1)
- （１）絶縁ゲート電界効果トランジスタの製造方法にお
いて、ゲート電極を厚い絶縁膜をマスクに加工する工程
と、ゲート電極の側壁を含んで第１の絶縁膜を形成する
工程と、該第１の絶縁膜の表面に２層の導電性物質膜を
形成する工程と、ソースドレイン領域に接するゲート電
極の側壁に沿ってのみ前記２層の導電性物質膜を残す工
程と、第２の絶縁膜を全面に成長して表面を平坦化する
工程と、前記第２の絶縁膜を前記２層の導電性物質膜の
表面までエッチバックする工程とを含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23705688A JPH0283938A (ja) | 1988-09-20 | 1988-09-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23705688A JPH0283938A (ja) | 1988-09-20 | 1988-09-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0283938A true JPH0283938A (ja) | 1990-03-26 |
Family
ID=17009765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23705688A Pending JPH0283938A (ja) | 1988-09-20 | 1988-09-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0283938A (ja) |
-
1988
- 1988-09-20 JP JP23705688A patent/JPH0283938A/ja active Pending
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