JPH0281526A - 同期検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 受信側で同期を検出する時のフレームパターンが“０／
１”交番と“１１０”交番とである同期検出回路に関し
、 １フレ一ム分の無駄なデータを出さないようにする同期
検出回路を提供することを目的とし、フレームパターン
の“Ｏ／１“交番と“１１０”交番とを“０１０”交番
にインバータとするインバータ手段と、“Ｏ／１”交番
と“１１０”交番とが“０１０”交番にインバータされ
た状態に対して所定段保護を取る保護手段とを備える同
期検出手段と、同期検出回路が同期に入った時点の“０
／１”交番又は“１１０”交番のパターンを作成するＯ
／１・１１０パターン作成手段を備え、０／１・１１０
パターン作成手段からの出力を用いて同期外れ検出のた
めに所定段の保護を取る同期外れ保護手段と、同期検出
手段及び同期外れ保護手段からの出力状況により同期信
号又は非同期信号を出力する出力手段とを設は構成する
。

〔産業上の利用分野〕

本発明は、受信側で同期を検出する時のフレームパター
ンが“０／１”交番と“１／０”交番とである同期検出
回路に関する。

例えば、従来の同期検出回路におけるフレームパターン
の検出交番は、“０／１”交番か“１１０”交番の一方
を監視して同期を確立する。従って、監視している交番
が外れる場合１フレ一ム分のデータが無駄になるため、
これを出来る限り無くす方式が必要となる。

〔従来の技術〕

第４図は従来例を説明するブロック図、第５図は従来例
における処理状況を説明する図をそれぞれ示す。

第４図に示す従来例は、クロックＣＬＫをインハ゛−卜
するインバータ回路Ｉと、 データ■中に含まれるフレームパターンビット領域を抜
き出すためのフレームパルス（以下Ｆパルスと称する）
■とクロックＣＬＫとを否定論理和する否定論理和回路
（以下ＮＯＲ回路と称する）２と、 Ｆパルス■をデータ端子りに、インバータされたクロッ
ク＊ＣＬＫをクロック端子Ｃに接続してタイミングを取
るＳＲ型フリップフロップ回路（以下５Ｒ−Ｆ、Ｆ回路
と称する）３と、データ■中に挿入されている６ビツト
からなるフレームパターンビット領域を抽出するシフト
レジスタ回路４と、 フレームパターンの２ビツト目と４ビツト目をそれぞれ
インバートする素子を有するインバータ回路５と、 フレームパターンのインバートされた２ビット目、４ビ
ツト目と１ビット目、３ビツト目とを論理積する論理積
回路（以下ＡＮＤ回路と称する）６と、 ５Ｒ−Ｆ、Ｆ回路３の出力、ＡＮＤ回路６の出力及び非
同期信号■とを論理積するＡＮＤ回路７と、 同期信号■とフレームパターンの１ビツト目及び同期信
号■と２ビツト目とをそれぞれ論理和する素子を存する
論理和回路（以下ＮＯＲ回路と称する）８と、 フレームパターンの１ビツト目から６ビツト目までをそ
れぞれＯＲ回路８の２つの出力とで排他的論理和する素
子を有する排他的論理和回路（以下ＥＸＯＲ回路と称す
る）９と、 ＥＸＯＲ回路９からの６ビツトの出力の内２ビ・７トず
つをそれぞれ論理和する素子を有するＯＲ回路１０と、 ＯＲ回路１０の３つの出力を論理積するＡＮＤ回路１１
と、 ＡＮＤ回路７．１１の出力と、インバートされたクロッ
クＣＬＫ及び＋５Ｖとを人力し、同期信号■又は非同期
信号■を出力するＪＫ−Ｆ、Ｆ回路１２とを具備してい
る。

尚、図中の符号＋１１〜（６）はフレームパターンビッ
トを示し、符号（１）は１ビット目、符号（２）は１ビ
ット目、・・・を示す。

上述の従来例にあっては、第５図に示すようにシフトレ
ジスタ回路４で抜き取ったフレームパターンピントが“
１０１０”の時（尚、第５図では最初の１／０交番であ
る“１０”を１、次の１１０交番である“１０”を２と
表示する）、ＡＮＤ回路６から“１＝Ｈ”が出力される
。

即ち、“１０１０”の２ビット目、４ビツト目をインバ
ータ回路５にて“１”にインバートとし、ＡＮＤ回路６
への入力を”１１１１”とする。これを、ＡＮＤ回路６
にて論理積して“１＝Ｈ”が出力されることになる。

そして、ＡＮＤ回路７は５Ｒ−Ｆ、Ｆ回路３にてト述の
処理時間分タイミングを取り、ＡＮＤ回路６から信号が
出力されるのと同一タイミングで反転出力をＪＫ−Ｆ、
Ｆ回路１２のＪ端子へ取り込み、Ｃ端子にインバータ回
路１の出力を反転して取り込んだ時同期信号■を出力す
る。

尚、ＪＫ−Ｆ、Ｆ回路１２のに端子にはＡＮＤ回路１１
の出力を、Ｒ端子には＋５■を取り込み正出力からは同
期信号■を反転出力からは非同期信号■を送出する。

上述の動作状況は第５図に示す通りであり、フレームパ
ターンビットが“１０１０”の時上述の動作で同期を確
立する。尚、本実施例の場合インバータ回路５とＡＮＤ
回路６にて２段の保護を取りながら同期を確立する場合
である。

即ち、“１０”を１組として第５図に示す同期信号■の
“Ｌ°レベル上の１，２が２段の保護を示しており、同
期信号■の“Ｈ”レベル上の１゜２．３が３段の保護を
示している。

上述の動作でフレームパターンビットの“１０１０”パ
ターンが常に監視され、例えば第５図に示すように“１
０１０”以外の０１０１０１”となると、同期外れとな
り非同期信号■が出力される。

即ち、“０１０１０１”中の偶数ビットをインバータ回
路５でインバートすることになり、ＡＮＤ回路６へ入力
するビットは“ｏｏｏｏｏｏ”となり、非同期状態を示
すことになる。

この時、“０１０１０１”中の１ビツト目と２ビツト目
をＯＲ回路８に引き込み、同期信号■で論理和しそれぞ
れの出力と“０１０１０１”の各ビットとをＥＸＯＲ回
路９にて論理和して、その出力をＯＲ回路１０へ送出す
る。

ＯＲ回路１０はＥＸＯＲ回路９の６つの出力の内それぞ
れ順次２出力ずつを取り込みこれを論理和し３つの出力
を送出する。

ＡＮＤ回路１１は同期信号■とＯＲ回路ｌＯの３つの出
力とを論理積してその出力が“Ｈ”の時はＪＫ−Ｆ、Ｆ
回路１２の反転出力端子から非同期信号■を出力し、例
えば図示省略した装置に対してアラームを表示する。

従って、上述の動作は同期外れを３段の保護を取り検出
するためのものとなる。

尚、上述の例はＩ１０１００フレームパターンを監視し
て、同期／非同期を検出する例を説明したが、０／１交
番のフレームパターンを監視して同期／非同期を検出す
る場合も同様な処理で行える。

〔発明が解決しようとする課題〕

上述の従来例の同期検出回路では、Ｉ１０１００は０／
１交番のいずれか一方のフレームパターン交番を監視し
て同期／非同期を検出しているため、もし何らかの理由
で最初の１／０交番又は０／１交番が同期状態に入る時
又は外れる時に検出出来なかった場合は、１フレ一ム分
遅れて処理されることになるため、その１フレ一ム分の
データが無駄になることになる。

本発明は、１フレ一ム分の無駄なデータを出さないよう
にする同期検出回路を提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の詳細な説明するブロック図を示す。

第１図に示す本発明の原理ブロック図中の５０はフレー
ムパターンの“０／１”交番と“１１０”交番とを“０
１０”交番にインバートとするインバータ手段と、“０
／１”交番と“１１０”交番とが“０１０”交番にイン
バートされた状態に対して所定段保護を取る保護手段と
を備える同期検出手段であり、 ８０は同期検出手段５０が同期に入った時点の“Ｏ／１
”交番又は“１１０”交番のパターンを作成する０／１
・１１０パターン作成手段を備え、０／１・１１０パタ
ーン作成手段からの出力を用いて同期外れ検出のために
所定段の保護を取る同期外れ保護手段であり、 １２０は同期検出手段５０及び同期外れ保護手段８０か
らの出力状況により同期信号■又は非同期信号■を出力
する出力手段であり、 かかる手段を具備することにより本課題を解決するため
の手段とする。

〔作　用〕

同期検出手段５０ではフレームパターンの“０／１”交
番と“１１０”交番とを監視し同期を確立し、同′ｕ！
検出手段５０が同期に入った時点の“Ｏ／ｌ”交番又は
“１１０”交番のパターンを同期外れ保護手段８０内０
／１・Ｉ１０パターン作成手段で作成して、これにより
同期外れ時の保護を取り同期外れが検出された場合は出
力手段１２０から非同期信号■を出力し、同期検出手段
５Ｏが同期に入った時は同期信号■を出力するように処
理することにより、フレームパターンの“０／１”交番
と“Ｉ１０″゛交番のいずれのパターンにも同期が確立
されると共に、同期外れ保護が取れ１フレ一ム分の無駄
も出すことが無くなる。

〔実施例〕

以下本発明の要旨を第２図、第３図に示す実施例により
具体的に説明する。

第２図は本発明の詳細な説明するブロック図、第３図は
本発明の実施例における処理状況を説明する図をそれぞ
れ示す。尚、全図を通じて同一符号は同一対象物を示す
。

第２図に示す本発明の実施例は、第１図で説明した同期
検出手段５０として、フレームパターン中の４ビツトに
対応したインバータを有するインバータ［１５］と、フ
レームパターン中の６ビツトを入力として、６ビツト中
の４ビツトはインバータ回路５Ｉの出力である４ビツト
を組み合わせ２Ｍｉの入力を作成し、それぞれを否定論
理積するＮＡＮＤ回路５２と、２組の入力を有するＮＡ
ＮＤ回路５２のそれぞれの出力を否定論理積するＮＡＮ
Ｄ回路５３とを備える同期検出部５０ａ、同期外れ保護
手段８０として、第４図で説明したＯＲ回路８，１０及
びＥＸＯＲ回路９と、ＯＲ回路８とＥＸＯＲ回路９との
間に設けた５Ｒ−Ｆ。

Ｆ回路８１と、ＯＲ回路１０の出力と同期信号■とを否
定論理積するＮＡＮＤ回路８２と、ＮＡＮＤ回路８２の
出力をインバートするインバータ回路８３とを備える同
期°外れ保護部８０ａ、出力手段１２０として、第４図
で説明したＪＫ−Ｆ、Ｆ回路１２から構成した例である
。

本実施例はフレームパターンの１／０交番と０／１交番
の双方を同期検出部５０ａ内インバ一タ回路５１．ＮＡ
ＮＤ回路５２等で監視し、同期状態に入る。

即チ、第３図の（ａ）点ではフレームパターンの“０１
０１”で同期が確立され、ｆｂ１点では“１０１０”で
同期が確立された状態を示す。

同期検出部５０ａ内インバ一タ回路５１に“０１０１”
が入力するとその出力は“１０１０”となり、１ビツト
目と３ビツト目及び２ビ・ノド目と４ビツト目が２組の
素子からなるＮＡＮＤ回路５２の入力側に入力しそれぞ
れ否定論理積する。

インバータ回路５１のｌビット目と３ビツト目が入力し
た側の出力からは“１”が、２ビツト目と４ビツト目が
入力した側の出力からは“０”が出力し、これをＮＡＮ
Ｄ回路５３で否定論理積して“１”を送出することで同
期の確立状態が検出される。

尚、同期検出部５０ａ内インバ一タ回路５１に“１０１
０”が人力した場合もＮＡＮＤ回路５３から“１”が出
力することで同期の確立状態が検出される。

一方、同期状態が外れた場合は同期外れ保護部８０ａ内
ＯＲ回路８と５Ｒ−Ｆ、Ｆ回路８１とでは、同期検出部
５０ａで同期を確立した時のパターンを作成し、これを
用いてＥＸＯＲ回路９で同期外れを監視し、ＯＲ回路１
０で３段の保護を取りいずれも同一出力が送出された場
合は、インバータ回路８３の出力により非同期信号■を
ＪＫＦ、Ｆ回路１２から出力することになり、図示省略
した装置に対してアラームを表示することになる。

尚、本実施におけるシフトレジスタ回路４のリセフトは
、同期信号■の状態をもとに５Ｒ−Ｆ。

Ｆ回路１５とＯＲ回路１６でタイミングを取った信号と
している。

〔発明の効果〕

以上のような本発明によれば、■フレーム分の無駄も出
すことなく同期確立及び同期外れ検出が出来る同期検出
回路を提供することが出来る。

【図面の簡単な説明】

第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図は本発明の
実施例における処理状況を説明する図、 第４図は従来例を説明するブロック図、第５図は従来例
における処理状況を説明する図、をそれぞれ示す。 図において、 １．５，５１．８３はインバータ回路、２はＮＯＲ回路
、 ３．１５．８１は５Ｒ−Ｆ、Ｆ回路、 ４はシフトレジスタ回路、 ６、　７．　１１はＡＮＤ回路、 ８．１０．１６はＯＲ回路、 ９はＥＸＯＲ回路、 １２はＪＫ−Ｆ、Ｆ回路、５０は同期検出手段、５０ａ
は同期検出部、 ５２．５３．８２はＮＡＮＤ回路、 ８０は同期外れ保護手段、８０ａは同期外れ保護部、１
２０は出力手段、 をそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 受信データの同期確立又は同期外れ検出をフレームパタ
   ーンの“０／１”交番と“１／０”交番を検出すること
   で行う同期検出回路であって、前記フレームパターンの
   “０／１”交番と“１／０”交番とを“０／０”交番に
   インバータとするインバータ手段と、前記“０／１”交
   番と“１／０”交番とが“０／０”交番にインバータさ
   れた状態に対して所定段保護を取る保護手段とを備える
   同期検出手段（５０）と、 前記同期検出手段（５０）が同期に入った時点の“０／
   １”交番又は“１／０”交番のパターンを作成する０／
   １・１／０パターン作成手段を備え、前記０／１・１／
   ０パターン作成手段からの出力を用いて同期外れ検出の
   ために所定段の保護を取る同期外れ保護手段（８０）と
   、 前記同期検出手段（５０）及び同期外れ保護手段（８０
   ）からの出力状況により同期信号（［３］）又は非同期
   信号（［４］）を出力する出力手段（１２０）とを設け
   、 受信データからフレームパターンを抽出して、前記同期
   検出手段（５０）では抽出した該フレームパターンが前
   記“０／１”交番と“１／０”交番とで同期を確立し、 前記同期検出手段（５０）により確立された同期が外れ
   た時は、前記０／１・１／０パターン作成手段で作成し
   た前記同期検出手段（５０）が同期に入った時点の前記
   “０／１”交番又は“１／０”交番に基づき前記同期外
   れ保護手段（８０）にて所定段の保護を取ることを特徴
   とする同期検出回路。