JPH0281514A - スイッチ回路による入力装置 - Google Patents
スイッチ回路による入力装置Info
- Publication number
- JPH0281514A JPH0281514A JP23262288A JP23262288A JPH0281514A JP H0281514 A JPH0281514 A JP H0281514A JP 23262288 A JP23262288 A JP 23262288A JP 23262288 A JP23262288 A JP 23262288A JP H0281514 A JPH0281514 A JP H0281514A
- Authority
- JP
- Japan
- Prior art keywords
- input
- input information
- group
- contact
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 6
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Landscapes
- Numerical Control (AREA)
- Programmable Controllers (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、数値制御装置の操作盤等に使用され、そこか
らスイッチ回路を介して入力信号を読み込むためのスイ
ッチ回路による入力装置に関する。
らスイッチ回路を介して入力信号を読み込むためのスイ
ッチ回路による入力装置に関する。
(従来の技術)
この種の操作盤では、実装のスペースを少なくするため
の技術として、限られた入力点数分の入力レシーバを介
して多数の入力信号を入力することが行なわれている。
の技術として、限られた入力点数分の入力レシーバを介
して多数の入力信号を入力することが行なわれている。
その場合、入力スイッチは複数のグループに分けられ、
信号を読み出すためのレシーバへの信号線には複数の入
力スイッチが接萩される。そして、グループ毎の共通な
電源コモンを切換操作し、接点状態をグループ毎にスキ
ャンして、時分割によりグループ毎の入力情報が順次に
読み取られるように構成される。
信号を読み出すためのレシーバへの信号線には複数の入
力スイッチが接萩される。そして、グループ毎の共通な
電源コモンを切換操作し、接点状態をグループ毎にスキ
ャンして、時分割によりグループ毎の入力情報が順次に
読み取られるように構成される。
こうした複数の入力スイッチからなるスイッチ回路は、
通常、A接点(メイク接点)により構成されているが、
そのなかにB接点(ブレイク接点)やロータリスイッチ
等の選択スイッチのような常時オン信号を形成している
入力スイッチが含まれている場合には、レシーバへの入
力線を介して、異なるグループ間での信号電流の回り込
み現象が生じ、グループ毎の入力情報を正確に読み取れ
なくなるおそれがある。しかしこれについては、発明者
はすでに先の出願により、常時オン信号を形成している
入力スイッチの接点に回り込み防止のためのダイオード
を接続することで解決しているところである。
通常、A接点(メイク接点)により構成されているが、
そのなかにB接点(ブレイク接点)やロータリスイッチ
等の選択スイッチのような常時オン信号を形成している
入力スイッチが含まれている場合には、レシーバへの入
力線を介して、異なるグループ間での信号電流の回り込
み現象が生じ、グループ毎の入力情報を正確に読み取れ
なくなるおそれがある。しかしこれについては、発明者
はすでに先の出願により、常時オン信号を形成している
入力スイッチの接点に回り込み防止のためのダイオード
を接続することで解決しているところである。
(発明が解決しようとする課題)
こうした回り込みは、すべての接点がA接点である場合
には、ダイオードを使用して防止する必要はないが、そ
れは1つのグループの接点は同時に1以上がオンしない
という前提でのみ成立することであった。つまり、1つ
のグループの接点が同時に2以上オンするならば、結局
はB接点がそこに含まれるのと同じであり、それらの接
点にはダイオードが接続されなくてはならない。
には、ダイオードを使用して防止する必要はないが、そ
れは1つのグループの接点は同時に1以上がオンしない
という前提でのみ成立することであった。つまり、1つ
のグループの接点が同時に2以上オンするならば、結局
はB接点がそこに含まれるのと同じであり、それらの接
点にはダイオードが接続されなくてはならない。
したがってオペレータの誤操作などにより、禁止されて
いる同一グループ内の複数スイッチが同時に操作された
場合には、たとえ上記B接点等に回り込み防止のための
ダイオードを接続していたとしても、入力情報が正確に
読み取れなくなり、結局はすべての接点毎にダイオード
が必要になるという問題があった。
いる同一グループ内の複数スイッチが同時に操作された
場合には、たとえ上記B接点等に回り込み防止のための
ダイオードを接続していたとしても、入力情報が正確に
読み取れなくなり、結局はすべての接点毎にダイオード
が必要になるという問題があった。
本発明は、上記課題を解決するためになされたもので、
接点操作の誤りを自動的に発見し、誤入力を防止するよ
うにしたスイッチ回路による入力装置を提供することを
目的としている。
接点操作の誤りを自動的に発見し、誤入力を防止するよ
うにしたスイッチ回路による入力装置を提供することを
目的としている。
(課題を解決するための手段)
本発明によれば、常閉接点を含む複数の入力スイッチか
らなるスイッチ回路であって、それらの入力スイッチの
接点状態をグループ毎にスキャンして、グループ毎の入
力情報として順次に読み取る入力装置において、入力情
報を記憶する記憶手段と、常閉接点を含むグループから
の入力情報をそれ以外のグループからの入力情報と、の
間で論理積演算する演算手段と、この演算手段の演算結
果から入力エラーを検出する検出手段とを具備すること
を特徴とするスイッチ回路による入力装置を提供できる
。
らなるスイッチ回路であって、それらの入力スイッチの
接点状態をグループ毎にスキャンして、グループ毎の入
力情報として順次に読み取る入力装置において、入力情
報を記憶する記憶手段と、常閉接点を含むグループから
の入力情報をそれ以外のグループからの入力情報と、の
間で論理積演算する演算手段と、この演算手段の演算結
果から入力エラーを検出する検出手段とを具備すること
を特徴とするスイッチ回路による入力装置を提供できる
。
(作用)
本発明のスイッチ回路による入力装置では、各グループ
の入力情報を記憶して、それらの情報の間で論理積演算
を行ない、同一の入力信号線毎の演算結果に2以上のオ
ンピットが存在するとき、接点操作の誤りとして、入力
情報のチエツクを行なうようにしている。
の入力情報を記憶して、それらの情報の間で論理積演算
を行ない、同一の入力信号線毎の演算結果に2以上のオ
ンピットが存在するとき、接点操作の誤りとして、入力
情報のチエツクを行なうようにしている。
(実施例)
以下、本発明の一実施例を図面に従って詳細に説明する
。
。
第1図は、常閉接点を含む複数の入力スイッチからなる
スイッチ回路を使用して、制御装置に入力情報を与える
入力装置の一例を示している。
スイッチ回路を使用して、制御装置に入力情報を与える
入力装置の一例を示している。
1は、数値制御装置あるいはPC(プログラマブル・コ
ントローラ)等の制御装置であり、操作盤インタフェー
スとして4つの入力レシーバRVINRV4を有してい
る。これらの入力レシーバRVI〜RV4は、それぞれ
入力線L1〜L4により3つの接点グループのブロック
10〜30と接続されている。3つのブロック10〜3
0は、それぞれの4接点のコモン線を介して電#i(+
V)と接続され、かつこれらコモン線には、各ブロック
10〜30の入力スイッチの接点状態をグループ毎にス
キャンするためのスイッチングトランジスタQ1〜Q3
が設けられ、これにより、順次電源が供給される。これ
らスイッチングトランジスタQ1〜Q3は、制御装置1
からスキャニング信号S01〜SC3で開閉される。
ントローラ)等の制御装置であり、操作盤インタフェー
スとして4つの入力レシーバRVINRV4を有してい
る。これらの入力レシーバRVI〜RV4は、それぞれ
入力線L1〜L4により3つの接点グループのブロック
10〜30と接続されている。3つのブロック10〜3
0は、それぞれの4接点のコモン線を介して電#i(+
V)と接続され、かつこれらコモン線には、各ブロック
10〜30の入力スイッチの接点状態をグループ毎にス
キャンするためのスイッチングトランジスタQ1〜Q3
が設けられ、これにより、順次電源が供給される。これ
らスイッチングトランジスタQ1〜Q3は、制御装置1
からスキャニング信号S01〜SC3で開閉される。
上記ブロック10の接点グループは、4つのA接点のス
イッチSll〜S14からなり、ブロック20の接点グ
ループも、4つのA接点のスイッチS21〜S24から
なる。そしてこれらスイッチSll〜S14、スイッチ
S21 P−S24は、同一グループ内のものは同時に
選択すべきでない情報入力源として設定されている。第
3のブロック30の接点グループには、B接点531.
S32、S34やロータリスイッチ等の選択スイッチS
33など、常時オン信号を形成している入力スイッチが
含まれている。それら各スイッチ、S31〜S34には
、回り込み防止のためのダイオードD1〜D4が直列に
接続されている。
イッチSll〜S14からなり、ブロック20の接点グ
ループも、4つのA接点のスイッチS21〜S24から
なる。そしてこれらスイッチSll〜S14、スイッチ
S21 P−S24は、同一グループ内のものは同時に
選択すべきでない情報入力源として設定されている。第
3のブロック30の接点グループには、B接点531.
S32、S34やロータリスイッチ等の選択スイッチS
33など、常時オン信号を形成している入力スイッチが
含まれている。それら各スイッチ、S31〜S34には
、回り込み防止のためのダイオードD1〜D4が直列に
接続されている。
上記スイッチ回路による入力装置は、制御装置1のレシ
ーバ側で、入力情報を記憶するメモリ2を有し、これに
より、スキャニング信号SC1〜SC3により順次読み
取られた情報が、3つのブロック10〜30別にビット
単位で格納される。
ーバ側で、入力情報を記憶するメモリ2を有し、これに
より、スキャニング信号SC1〜SC3により順次読み
取られた情報が、3つのブロック10〜30別にビット
単位で格納される。
上記制御装置−1には、更に、読み取られた入力情報を
ビット間で演算するための演算部3と、この演算部3で
の演算結果に基づいてスイッチ回路の誤操作による入力
エラーを検出する検出部4が設けられている。
ビット間で演算するための演算部3と、この演算部3で
の演算結果に基づいてスイッチ回路の誤操作による入力
エラーを検出する検出部4が設けられている。
次に上記実施例の入力装置の動作について説明する。
制御装置1からのスキャニング信号SCI〜SC3によ
り4本の入力線から、3つのブロックの接点信号が順次
に入力される。この場合に上述した通り、ブロック10
.20の入力情報は、4つのスイッチのいずれか1つが
択一的に選択されている必要があり、その入力状態は、
次のようにチエツクされる。
り4本の入力線から、3つのブロックの接点信号が順次
に入力される。この場合に上述した通り、ブロック10
.20の入力情報は、4つのスイッチのいずれか1つが
択一的に選択されている必要があり、その入力状態は、
次のようにチエツクされる。
すなわち、各ブロック10〜30の入力情報は、メモリ
に格納され、演算部3にてブロック30からの入力情報
との間で論理積演算される。
に格納され、演算部3にてブロック30からの入力情報
との間で論理積演算される。
いま、第1図のような接点状態にある入力情報が読み込
まれたとすると、各レシーバRVI〜RV4を介して入
力されるデータにそれぞれビット番号O〜3を付けると
、メモリ2に格納された情報と、ブロック10〜30間
での演算結果は、第2図に示すようになる。つまり、第
2のブロック20でスイッチS1と84が同時にオンと
なっている状態では、ブロック30がスキャンされた際
に、B接点であるS31からLl、S21.S24、L
4の経路で、メモリ2への第3ビツト入力としてレシー
バRV4を介してオンビットが供給される。すなわち、
回り込み防止のダイオードを設けたにもかかわらず、誤
信号が発生し、制御装置1には正しい情報が入力されな
いことになる。
まれたとすると、各レシーバRVI〜RV4を介して入
力されるデータにそれぞれビット番号O〜3を付けると
、メモリ2に格納された情報と、ブロック10〜30間
での演算結果は、第2図に示すようになる。つまり、第
2のブロック20でスイッチS1と84が同時にオンと
なっている状態では、ブロック30がスキャンされた際
に、B接点であるS31からLl、S21.S24、L
4の経路で、メモリ2への第3ビツト入力としてレシー
バRV4を介してオンビットが供給される。すなわち、
回り込み防止のダイオードを設けたにもかかわらず、誤
信号が発生し、制御装置1には正しい情報が入力されな
いことになる。
そこで、上記ブロック30からの入力情報(M3)を、
それ以外のブロック10.20からの入力情報(Ml、
M2)との間で論理積演算し、その論理積の結果をM3
xM1.M3xM2として再度メモリ2に格納し、そこ
に2ビット以上のオンピットが含まれている場合には、
検出部によりエラー表示を行なわせるようにしている。
それ以外のブロック10.20からの入力情報(Ml、
M2)との間で論理積演算し、その論理積の結果をM3
xM1.M3xM2として再度メモリ2に格納し、そこ
に2ビット以上のオンピットが含まれている場合には、
検出部によりエラー表示を行なわせるようにしている。
このエラー表示は、スイッチの誤操作に基づく電流の回
り込みが生じていることを示している。
り込みが生じていることを示している。
こうして、上記入力装置では、入力信号を拡張して操作
盤から入力する際に、そのインタフェイスにおける信号
チエツクが確実に行なうことができ、B接点を含む接点
グループについてのみ回り込み防止用のダイオードを設
ければ良く、かつキーボードの操作ミスを確実に排除で
きる。
盤から入力する際に、そのインタフェイスにおける信号
チエツクが確実に行なうことができ、B接点を含む接点
グループについてのみ回り込み防止用のダイオードを設
ければ良く、かつキーボードの操作ミスを確実に排除で
きる。
以上、この発明をある程度詳細にその最も好ましい実施
態様について説明したが、その好ましい実施態様の説明
は、構成の詳細な部分についての変形、特許請求の範囲
に記載された本発明の精神に反しない限りでの種々な変
形、あるいはそれらを組み合わせたものに変更すること
ができることは明らかである。
態様について説明したが、その好ましい実施態様の説明
は、構成の詳細な部分についての変形、特許請求の範囲
に記載された本発明の精神に反しない限りでの種々な変
形、あるいはそれらを組み合わせたものに変更すること
ができることは明らかである。
(発明の効果)
以上説明したように、本発明によれば、B接点や常時オ
ン信号を入力可能な拡張インタフェースとして使用する
場合に、確実に誤信号の入力を防止することができるス
イッチ回路による入力装置を提供できる。
ン信号を入力可能な拡張インタフェースとして使用する
場合に、確実に誤信号の入力を防止することができるス
イッチ回路による入力装置を提供できる。
第1図は、本発明の一実施例を示すブロック図、第2図
は、同実jfli例の動作を示す説明図である。 1・・・制御装置、2・・・メモリ、3・・・演算部、
4・・・検出部、10〜30・・・接点グループのブロ
ック、RVI〜RV4・・・入力レシーバ。 特許出願人 ファナック株式会社
は、同実jfli例の動作を示す説明図である。 1・・・制御装置、2・・・メモリ、3・・・演算部、
4・・・検出部、10〜30・・・接点グループのブロ
ック、RVI〜RV4・・・入力レシーバ。 特許出願人 ファナック株式会社
Claims (1)
- 常閉接点を含む複数の入力スイッチからなるスイッチ回
路であって、それらの入力スイッチの接点状態をグルー
プ毎にスキャンして、グループ毎の入力情報として順次
に読み取る入力装置において、入力情報を記憶する記憶
手段と、常閉接点を含むグループからの入力情報をそれ
以外のグループからの入力情報との間で論理積演算する
演算手段と、この演算手段の演算結果から入力エラーを
検出する検出手段とを具備することを特徴とするスイッ
チ回路による入力装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23262288A JPH0281514A (ja) | 1988-09-19 | 1988-09-19 | スイッチ回路による入力装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23262288A JPH0281514A (ja) | 1988-09-19 | 1988-09-19 | スイッチ回路による入力装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0281514A true JPH0281514A (ja) | 1990-03-22 |
Family
ID=16942213
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23262288A Pending JPH0281514A (ja) | 1988-09-19 | 1988-09-19 | スイッチ回路による入力装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0281514A (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5874753A (ja) * | 1981-09-17 | 1983-05-06 | バスフ・アクチェンゲゼルシャフト | フレキソ印刷インキ |
-
1988
- 1988-09-19 JP JP23262288A patent/JPH0281514A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5874753A (ja) * | 1981-09-17 | 1983-05-06 | バスフ・アクチェンゲゼルシャフト | フレキソ印刷インキ |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR910006908A (ko) | 전기차의 모니터 디스플레이 방법 | |
US4596014A (en) | I/O rack addressing error detection for process control | |
US7177385B2 (en) | Shift register for safely providing a configuration bit | |
JPH0281514A (ja) | スイッチ回路による入力装置 | |
KR870003505A (ko) | 반도체 기억장치 | |
US4404556A (en) | Bit expansion circuit | |
US3699545A (en) | Adaptable associative memory system | |
US3256513A (en) | Method and circuit arrangement for improving the operating reliability of electronically controlled telecom-munication switching systems | |
JPS6362765B2 (ja) | ||
US5046047A (en) | Circuit arrangement for verifying data stored in a random access memory | |
JPH01116963A (ja) | 記憶サブシステム | |
US3142817A (en) | Information comparison circuits | |
RU2187142C1 (ru) | Устройство для контроля параметров | |
SU1411754A1 (ru) | Устройство дл контрол логических блоков | |
KR930003553B1 (ko) | 집적회로 컬럼수정(Column Repair)의 회로 | |
US5210529A (en) | Bit finder circuit | |
SU868768A1 (ru) | Система дл решени задач математической физики | |
SU1023393A1 (ru) | Запоминающее устройство | |
RU2026605C1 (ru) | Многоканальный коммутатор | |
SU1275416A1 (ru) | Устройство дл ввода-вывода информации | |
JPS63156465A (ja) | 時間スイツチ回路のデ−タ格納域監視方式 | |
JPH0478244A (ja) | 信号処理装置 | |
SU1251189A2 (ru) | Устройство дл контрол полупроводниковой пам ти | |
JPH0389422A (ja) | キーボード入力回路 | |
JPS61286770A (ja) | 故障診断装置 |