JPH0275049A - データ転送制御方式 - Google Patents
データ転送制御方式Info
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- JPH0275049A JPH0275049A JP22789288A JP22789288A JPH0275049A JP H0275049 A JPH0275049 A JP H0275049A JP 22789288 A JP22789288 A JP 22789288A JP 22789288 A JP22789288 A JP 22789288A JP H0275049 A JPH0275049 A JP H0275049A
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- JP
- Japan
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- data
- memory
- dma
- transfer
- buffering mechanism
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- 230000003139 buffering effect Effects 0.000 claims abstract description 36
- 238000000034 method Methods 0.000 claims description 6
- 230000004044 response Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
Ｉｌｏとメモリとの間のデータ転送を制御するデータ転
送制御方式に関し、 Ｉｌｏとバスとの間にバッファリング機構を設け、ｒｌ
ｏからデータをメモリにＤＭＡ転送する際に一旦このバ
ッファリング機構に保持させた後、メモリのデータ幅お
よびバウンダリを意識してバスを介してデータ転送させ
ることにより、メモリのバウンダリを意識することなく
高速データ転送を可能にすることを目的とし、 Ｉｌｏとメモリに接続されるバスとの間に設ケたデータ
を一時的に保持するバッファリング機構と、Ｉｌｏから
転送されたデータをバッファリング機構に一時的に保持
させ、メモリに書き込むデータ幅およびバウンダリ゛に
対応づけてこの一時的に保持させたデータをバスに送出
させてメモリに書き込ませると共に、Ｉｌｏから転送さ
れたデー夕がバウンダリに満たない場合にバッファリン
グ機構に指示してハスに送出させてメモリに書き込ませ
るＤＭＡ制御部とを備え、Ｉ／′０からメモリへデータ
転送するようムこ構成する。
送制御方式に関し、 Ｉｌｏとバスとの間にバッファリング機構を設け、ｒｌ
ｏからデータをメモリにＤＭＡ転送する際に一旦このバ
ッファリング機構に保持させた後、メモリのデータ幅お
よびバウンダリを意識してバスを介してデータ転送させ
ることにより、メモリのバウンダリを意識することなく
高速データ転送を可能にすることを目的とし、 Ｉｌｏとメモリに接続されるバスとの間に設ケたデータ
を一時的に保持するバッファリング機構と、Ｉｌｏから
転送されたデータをバッファリング機構に一時的に保持
させ、メモリに書き込むデータ幅およびバウンダリ゛に
対応づけてこの一時的に保持させたデータをバスに送出
させてメモリに書き込ませると共に、Ｉｌｏから転送さ
れたデー夕がバウンダリに満たない場合にバッファリン
グ機構に指示してハスに送出させてメモリに書き込ませ
るＤＭＡ制御部とを備え、Ｉ／′０からメモリへデータ
転送するようムこ構成する。
本発明は、Ｉｌｏとメモリとの間のデータ転送を制御す
るデータ転送制御方式に関するものである。
るデータ転送制御方式に関するものである。
［従来の技術と発明が解決しＪ、うとする課題〕従来、
ＤＭＡ転送において、第４図に示すように、Ｉｌｏのデ
ータサイズ（例えば８ビツト・）と、メモリのデータサ
イズ（例えば３２ビ・２ト）とが違う場合、ＤＭＡＩＩ
Ｊ？１１部２３がｌ１０２１から■、■、■、■という
ようにデータを一旦受信してまとめ、このまとめた例え
ば３２ピント分のデータをメモリ２４に対して■の１回
で転送して書き込む手法がある。この手法によれば、ラ
イト動作の場合に、ｌ１０２１からＤＭＡ１ｌＪ御部２
３にデータを取り込むサイクルと、ＤＭＡ１ｉｌＩ御部
２３からメモリ４に送出して書き込むサイクルが必要と
なり、」二足例では合計５回のサイクルが必要となる。
ＤＭＡ転送において、第４図に示すように、Ｉｌｏのデ
ータサイズ（例えば８ビツト・）と、メモリのデータサ
イズ（例えば３２ビ・２ト）とが違う場合、ＤＭＡＩＩ
Ｊ？１１部２３がｌ１０２１から■、■、■、■という
ようにデータを一旦受信してまとめ、このまとめた例え
ば３２ピント分のデータをメモリ２４に対して■の１回
で転送して書き込む手法がある。この手法によれば、ラ
イト動作の場合に、ｌ１０２１からＤＭＡ１ｌＪ御部２
３にデータを取り込むサイクルと、ＤＭＡ１ｉｌＩ御部
２３からメモリ４に送出して書き込むサイクルが必要と
なり、」二足例では合計５回のサイクルが必要となる。
このため、システムバスの負荷が大きくなってしまい、
特に複数のＩｌｏがＤＭＡ転送を並列して行うような時
にバスの空きを待つ状態が発生してしまうという問題が
あった。
特に複数のＩｌｏがＤＭＡ転送を並列して行うような時
にバスの空きを待つ状態が発生してしまうという問題が
あった。
本発明は、’Ｉ１０とバスとの間にバッファリング機構
を設け、ＩｌｏからデータをメモリにＤＭＡ転送する際
に一旦このバッファリング機構に保持させた後、メモリ
のデータ幅およびバウンダリを意識してバスを介してデ
ータ転送させることにより、メモリのバウンダリを意識
することなく高速データ転送を可能にすることを目的と
し７ている。
を設け、ＩｌｏからデータをメモリにＤＭＡ転送する際
に一旦このバッファリング機構に保持させた後、メモリ
のデータ幅およびバウンダリを意識してバスを介してデ
ータ転送させることにより、メモリのバウンダリを意識
することなく高速データ転送を可能にすることを目的と
し７ている。
第１図は本発明の原理ブロック図を示す。
第１図において、ｌ１０Ｘは、データをメモリ４にＤＭ
Ａ転送しようとする入出力装置であるゆバッファリング
機構２は、ｌ１０１と、システムバスとの間にあって、
データを一時的に保持し、メモリ４のデータ幅でバウン
ダリを意識してシステムバスを介してメモリにＹ−夕転
送して書き込むものである。
Ａ転送しようとする入出力装置であるゆバッファリング
機構２は、ｌ１０１と、システムバスとの間にあって、
データを一時的に保持し、メモリ４のデータ幅でバウン
ダリを意識してシステムバスを介してメモリにＹ−夕転
送して書き込むものである。
ＤＭＡ制′４′ｎ部３は、ｌ１０１から１７）ＤＭＡ転
送要求に基づいて、バッファリング機構２を制御してシ
ステムバスを介してメモリにデータをＤＭＡ転送させる
ものである。
送要求に基づいて、バッファリング機構２を制御してシ
ステムバスを介してメモリにデータをＤＭＡ転送させる
ものである。
メモリ４は、データを記憶するものである。
本発明は、第１図に示すように、Ｉｌｏ】がメモリ４に
ＤＭＡ転送するためにデータをバッファリング機構２に
データ転送すると、バッファリング機構２がこのデータ
転送されたデータについてメモリ４のバウンダリ境界に
達したことを検出した場合にＤＭＡＩ＃、Ｉ御部３にこ
の旨を通知（ＳＹＳＧＴ）してシステムバスを猾得して
もらい、システムバスを介してメモリ４にデータ転送し
て書き込むようにしている。また、バウンダリ境界に達
しないで１１０１からのバッファリング機構２へのデー
タ転送が終了した場合、Ｉ） Ｍ Ａ制御部３がこの旨
を検出してバッファリング機構２に指示し７（ＳＹＳＧ
Ｔ） 、システムバスを介し”ζメモリ４に残りのデー
タをデータ転送して書き込ませるようにしている。
ＤＭＡ転送するためにデータをバッファリング機構２に
データ転送すると、バッファリング機構２がこのデータ
転送されたデータについてメモリ４のバウンダリ境界に
達したことを検出した場合にＤＭＡＩ＃、Ｉ御部３にこ
の旨を通知（ＳＹＳＧＴ）してシステムバスを猾得して
もらい、システムバスを介してメモリ４にデータ転送し
て書き込むようにしている。また、バウンダリ境界に達
しないで１１０１からのバッファリング機構２へのデー
タ転送が終了した場合、Ｉ） Ｍ Ａ制御部３がこの旨
を検出してバッファリング機構２に指示し７（ＳＹＳＧ
Ｔ） 、システムバスを介し”ζメモリ４に残りのデー
タをデータ転送して書き込ませるようにしている。
従って、ｒｌｏＸからのＩ）ＭＡ転送依ＩＮに対応して
一旦バッファリング機構２にデータを保持させた後、バ
ウンダリ毎および最終のバうンダリのデータについては
残りのデータを一括してＤＭＡ転送してメモリ４に書き
込むことにより、少ないシステムバスの使用回数によっ
て１１０１からメモリ４に対して高速にＤＭＡ転送する
ことが可能となる。
一旦バッファリング機構２にデータを保持させた後、バ
ウンダリ毎および最終のバうンダリのデータについては
残りのデータを一括してＤＭＡ転送してメモリ４に書き
込むことにより、少ないシステムバスの使用回数によっ
て１１０１からメモリ４に対して高速にＤＭＡ転送する
ことが可能となる。
まず、第１図を用いｔ、ｌ１０１のデータサイズを８ビ
ツト、メモリ４のデータサイズを３２ピントした場合の
動作を説明する。
ツト、メモリ４のデータサイズを３２ピントした場合の
動作を説明する。
ｆｉｌ ＤＭＡ制御部３において、ｌ１０１からバッ
ファリング機構２に対してデータ転送する毎にＩ１０カ
ウント３−４ （第２図参照）を更新する。
ファリング機構２に対してデータ転送する毎にＩ１０カ
ウント３−４ （第２図参照）を更新する。
（２） バッファリング機構２は、予めデータ転送の
開始位置がセットされているので、その位置よりデータ
をバッフ１リングする。
開始位置がセットされているので、その位置よりデータ
をバッフ１リングする。
（３） バッファリング機構２は、ｌ１０１からデー
タ転送されてきたデータがメモリ４のバウンダリに達す
ると、ＤＭＡ制ｊｎ部３に対して５ＹＳＲＱによりデー
タ転送を要求する。
タ転送されてきたデータがメモリ４のバウンダリに達す
ると、ＤＭＡ制ｊｎ部３に対して５ＹＳＲＱによりデー
タ転送を要求する。
［４１ＤＭＡ制御３は、５ＹＳＲＱを受は取ると、シス
テムバスの獲得を行い、バッファリング機構２に対して
５ＹＳＧＴによりデータ転送を指示する。これにより、
バッファリング機構２は、ｌ１０１からデータ転送（８
ビットのデータ転送）されてきた４回分のデータ（３２
ビツト）を−括してシステムバスを介してメモリ４に対
してＤＭＡ転送して書き込むようにしている。
テムバスの獲得を行い、バッファリング機構２に対して
５ＹＳＧＴによりデータ転送を指示する。これにより、
バッファリング機構２は、ｌ１０１からデータ転送（８
ビットのデータ転送）されてきた４回分のデータ（３２
ビツト）を−括してシステムバスを介してメモリ４に対
してＤＭＡ転送して書き込むようにしている。
（５１Ｎ ／ ０１からバッファリング機構２へのデー
タ転送が、メモリ４のバウンダリに達しないで終了した
場合、当該バッファリング機構２はＤＭＡ制御部に対し
て５ＹＳＲＱを送出しない。一方、ＤＭＡ制御部３は、
Ｉ１０カウンｌ−３−４からの１１０データ転送の終了
通知に対応して、内部的に自動的に内部リクエストを発
生し、バッファリング機構２に対して５ＹＳＧＴにより
データ転送を指示し、残りのデータをまとめてメモリ４
に対してＤＭＡ転゛送して書き込むようにしている。
タ転送が、メモリ４のバウンダリに達しないで終了した
場合、当該バッファリング機構２はＤＭＡ制御部に対し
て５ＹＳＲＱを送出しない。一方、ＤＭＡ制御部３は、
Ｉ１０カウンｌ−３−４からの１１０データ転送の終了
通知に対応して、内部的に自動的に内部リクエストを発
生し、バッファリング機構２に対して５ＹＳＧＴにより
データ転送を指示し、残りのデータをまとめてメモリ４
に対してＤＭＡ転゛送して書き込むようにしている。
次に、第２図ＤＭＡ制御回路の構成を説明する。
第２図において、タイミング制御部３−１は、各種タイ
ミング１３号を生成するものである。
ミング１３号を生成するものである。
メモリアドレスレジスタ３−２は、Ｌ） Ｍ Ａ転送を
開始するアドレスをセントするものである。
開始するアドレスをセントするものである。
メモリカランｌ−３−３は、メモリ４にＩ） Ｍ Ａ転
送する転送ハイド数をセットするものである。
送する転送ハイド数をセットするものである。
Ｉ１０カウント３−４は、ｌ１０１からＤＭＡ転送する
転送バイト数をセットするものである。
転送バイト数をセットするものである。
ＡＤＤ３−６ないし３−８は、加算器である。
ＤＭＡ転送制御部３−９は、ＤＭＡ転送を制御するもの
である。
である。
次に、第３図波形図を参照して第１図および第２図構成
の動作を具体的に説明する。
の動作を具体的に説明する。
（１１メモリ４への転送開始アドレスをメモリアドレス
３−２にセット、転送バイト数をメモリカラン１３−３
．３−４にセットする。この際、バッファリング機構２
に対しても、データ転送の開始位置をセットし、ｌ１０
１からデータ転送されたきたデータをこの位置からバッ
ファリングするようにしておく。
３−２にセット、転送バイト数をメモリカラン１３−３
．３−４にセットする。この際、バッファリング機構２
に対しても、データ転送の開始位置をセットし、ｌ１０
１からデータ転送されたきたデータをこの位置からバッ
ファリングするようにしておく。
ｆ２＋１１０Ｘから■ＤＲＱがＤ Ｍ Ａ ｉｄＪ御部
３に通知されたことに対応して、＠ＡＣＫを返答する。
３に通知されたことに対応して、＠ＡＣＫを返答する。
この時、ｌ１０１からバッファリング機構２に送出され
た０データを上記した位置からバッファリングする。
た０データを上記した位置からバッファリングする。
（３） 同様にして、ｅＤＲＱ、＠ＡＣＫを繰り返し
て０データを受は取ったバッファリング機構２がバウン
ダリ境界に達したことを検出すると１．■に示すように
、■５ＹＳＲＱをＤＭＡ制御部３に通知する。
て０データを受は取ったバッファリング機構２がバウン
ダリ境界に達したことを検出すると１．■に示すように
、■５ＹＳＲＱをＤＭＡ制御部３に通知する。
（４１ＤＭＡ制御部３は、この■５ＹＳＲＱを受（δし
たことに対応して、システムデータバスを獲得し、■に
示すように、■Ｓ Ｙ Ｓ Ｇ Ｔをバッファリング機
構２に通知して０データの４回分をまとめた３２ビツト
を一括して［相］システムデータバスに送出させ、［相
］メモリライトによってメモリ４に書き込むようにして
いる。
たことに対応して、システムデータバスを獲得し、■に
示すように、■Ｓ Ｙ Ｓ Ｇ Ｔをバッファリング機
構２に通知して０データの４回分をまとめた３２ビツト
を一括して［相］システムデータバスに送出させ、［相
］メモリライトによってメモリ４に書き込むようにして
いる。
以」ニの処理によって、ｌ１０１からバッファリング機
構２にデータ転送された１回８ビツトの０データを４回
分まとめて１回でシステムデータバスを介してメモリ４
にデータ転送して書き込むことが可能となる。
構２にデータ転送された１回８ビツトの０データを４回
分まとめて１回でシステムデータバスを介してメモリ４
にデータ転送して書き込むことが可能となる。
（５）同様にして■ＤＲＱ、＠ＡＣＫ、■データによ、
ってバッファリング機構２にデータをバッファリングす
る際に、バウンダリ境界に達する前にｌ１０１からバッ
ファリング機構２へのデータ転送が終了し７た場合、第
２図！１０カウン） ３−４およびＡＤＤ３−８を介し
てＤＭＡ転送制御部３−９に対して当該■／σ１からバ
ッファリング機構２へのデータ転送が終了したことが通
知されるので、この通知に対応して、■に示すように、
［相］内部的ＲＥＱを発生し、■５ＹＳＧＴをバッファ
リング機構２に通知てＯデータの例えば図示３回分をま
とめた２４ビツトを一括して［相］システムデータバス
に送出させ、［相］メモリライトによってメモリ４に書
き込むようにしている。そして、第２図メモリカウント
３−３およびＡＤＤ３−７を介してＤＭＡ転送制御部３
〜９に対してメモリ４への一連のＤＭＡ転送が終了した
ことが通知されるので、この通知に対応してＤＭＡ転送
を終了する。
ってバッファリング機構２にデータをバッファリングす
る際に、バウンダリ境界に達する前にｌ１０１からバッ
ファリング機構２へのデータ転送が終了し７た場合、第
２図！１０カウン） ３−４およびＡＤＤ３−８を介し
てＤＭＡ転送制御部３−９に対して当該■／σ１からバ
ッファリング機構２へのデータ転送が終了したことが通
知されるので、この通知に対応して、■に示すように、
［相］内部的ＲＥＱを発生し、■５ＹＳＧＴをバッファ
リング機構２に通知てＯデータの例えば図示３回分をま
とめた２４ビツトを一括して［相］システムデータバス
に送出させ、［相］メモリライトによってメモリ４に書
き込むようにしている。そして、第２図メモリカウント
３−３およびＡＤＤ３−７を介してＤＭＡ転送制御部３
〜９に対してメモリ４への一連のＤＭＡ転送が終了した
ことが通知されるので、この通知に対応してＤＭＡ転送
を終了する。
従って、ｌ１０１からバッファリング機構２に対するデ
ータ転送がバウンダリ境界に達しないで終了しても、こ
の旨をＤＭＡ転送制御部３−９が検出して内部的に発生
させた［相］ＲＢＱに基づいて、■５ＹＳＧＴをバッフ
ァリング機構２に通知して残りのデータをまとめてメモ
リ４にＤＭＡ転送して書き込むことが可能となる。
ータ転送がバウンダリ境界に達しないで終了しても、こ
の旨をＤＭＡ転送制御部３−９が検出して内部的に発生
させた［相］ＲＢＱに基づいて、■５ＹＳＧＴをバッフ
ァリング機構２に通知して残りのデータをまとめてメモ
リ４にＤＭＡ転送して書き込むことが可能となる。
〔発明の効果）
以上説明したように、本発明によれば、ｌ１０１からの
ＤＭＡ転送依銀に対応して一旦バンノアリング機構２に
データを保持させた後、バウンダリ毎および最終のバウ
ンダリのデータについては残りのデータを一括してＤＭ
Ａ転送してメモリ４に書き込む構成を採用しているため
、少ないシステムバスの使用回数によってｌ１０１から
メモリ４に対してバウンダリを意識することなく、高速
にＤＭＡ転送することができる。
ＤＭＡ転送依銀に対応して一旦バンノアリング機構２に
データを保持させた後、バウンダリ毎および最終のバウ
ンダリのデータについては残りのデータを一括してＤＭ
Ａ転送してメモリ４に書き込む構成を採用しているため
、少ないシステムバスの使用回数によってｌ１０１から
メモリ４に対してバウンダリを意識することなく、高速
にＤＭＡ転送することができる。
第１図は本発明の原理ブロック図、第２図は本発明に係
わるＤ Ｍ Ａ １ｌｉｌ制御回路例、第３図は本発明
の動作波形図、第４図は従来技術の説明図を示す。 図中、１はｌ１０（入出力装置）、２はバッファリング
機構、３はＤＭＡ制御部、４はメモリを表す。
わるＤ Ｍ Ａ １ｌｉｌ制御回路例、第３図は本発明
の動作波形図、第４図は従来技術の説明図を示す。 図中、１はｌ１０（入出力装置）、２はバッファリング
機構、３はＤＭＡ制御部、４はメモリを表す。
Claims (1)
- 【特許請求の範囲】 Ｉ／Ｏとメモリとの間のデータ転送を制御するデータ転
送制御方式において、 Ｉ／Ｏ（１）とメモリ（４）に接続されるバスとの間に
設けたデータを一時的に保持するバッファリング機構（
２）と、 Ｉ／Ｏ（１）から転送されたデータをバッファリング機
構（２）に一時的に保持させ、メモリ（４）に書き込む
データ幅およびバウンダリに対応づけてこの一時的に保
持させたデータをバスに送出させてメモリ（４）に書き
込ませると共に、Ｉ／Ｏ（１）から転送されたデータが
バウンダリに満たない場合にバッファリング機構（２）
に指示してバスに送出させてメモリ（４）に書き込ませ
るＤＭＡ制御部（３）とを備え、Ｉ／Ｏ（１）からメモ
リ（４）へデータ転送するように構成したことを特徴と
するデータ転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22789288A JPH0275049A (ja) | 1988-09-12 | 1988-09-12 | データ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22789288A JPH0275049A (ja) | 1988-09-12 | 1988-09-12 | データ転送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0275049A true JPH0275049A (ja) | 1990-03-14 |
Family
ID=16867958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22789288A Pending JPH0275049A (ja) | 1988-09-12 | 1988-09-12 | データ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0275049A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6633926B1 (en) | 1998-11-30 | 2003-10-14 | Matsushita Electric Industrial Co., Ltd. | DMA transfer device capable of high-speed consecutive access to pages in a memory |
-
1988
- 1988-09-12 JP JP22789288A patent/JPH0275049A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6633926B1 (en) | 1998-11-30 | 2003-10-14 | Matsushita Electric Industrial Co., Ltd. | DMA transfer device capable of high-speed consecutive access to pages in a memory |
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