JPH0273622A - Manufacture of amorphous superlattice structure - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 238000000151 deposition Methods 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims description 20
- 230000008021 deposition Effects 0.000 claims description 5
- 230000005669 field effect Effects 0.000 abstract description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 4
- 238000010521 absorption reaction Methods 0.000 abstract description 3
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 3
- 239000011521 glass Substances 0.000 abstract description 2
- 230000005684 electric field Effects 0.000 abstract 1
- 238000010030 laminating Methods 0.000 abstract 1
- 230000037230 mobility Effects 0.000 description 10
- 239000007789 gas Substances 0.000 description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 8
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical class N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 238000001179 sorption measurement Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000007738 vacuum evaporation Methods 0.000 description 2
- 101150064053 Rffl gene Proteins 0.000 description 1
- 229910005091 Si3N Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E10/00—Energy generation through renewable energy sources
- Y02E10/50—Photovoltaic [PV] energy
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、アモルファス超格子構造の製造方法に関する
。本発明のアモルファス超格子構造の製造り法はたとえ
ば、ＴＰＴ （Ｔｈ ｉ ｎ−Ｆ ｉ １ｍ−−ｒｒａ
ｎｓ ＋ ５ｔｏｒ）やアモルファス太陽電池などに適
用することができる。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a method for manufacturing an amorphous superlattice structure. The method for manufacturing the amorphous superlattice structure of the present invention is, for example, TPT (Thin-Fi 1m--rra
It can be applied to amorphous solar cells (ns+5tor), amorphous solar cells, etc.
［従来の技術］
応用物理跡、Ｖｏｌ、２６．Ｎｏ、２． ｐｌ）、Ｉ−
１１１−１１１３、Ｆｅｂｕｒａｒｙ、１９８７．に記
載の゛°アモルフ？スシリコン超格子ＴＦＴ″は、アモ
ルファスシリコン超格子構造ＴＰＴの製造方法を開示し
ている。[Prior Art] Applied Physics Tracks, Vol. 26. No, 2. pl), I-
111-1113, February, 1987.゛°Amorph? ``Silicon Superlattice TFT'' discloses a method for manufacturing an amorphous silicon superlattice structure TPT.
この製造方法では、第１１図に示すように、ウェル層と
しての水素化アモルファスシリコン（ａ−８ｉ：Ｈ）１
１と、バリア層としての水素化窒化シリコン（ａ−８ｉ
ｘＮｘ：Ｈ）層２とをプラズマ気相堆積法（プラズ
マＣｖＤ法）で交互に積層して超格子構造を形成してい
る。In this manufacturing method, hydrogenated amorphous silicon (a-8i:H) 1 is used as a well layer, as shown in FIG.
1 and hydrogenated silicon nitride (a-8i
xNx:H) layers 2 are alternately stacked by a plasma vapor deposition method (plasma CvD method) to form a superlattice structure.
また、Ｔ ａｒｕｉ ｅｔ ａｌ、 ”３ｕｐｅｒｌ
ａｔｔｉｃｅ ３ ｔｒｕｅｔｕｒｅ ａ−３ｉ
１”１ｌｌｓｓ ｐｒｅｐａｒｅｄ ｌａｙ ｐ
ｈ。Also, Tarui et al.
attice 3 truth a-3i
1”1llss prepared lay p
h.
ｔｏ−ＣＶＤ Ｍｅｔｈｏｄ ａｎｄ Ｔｈｅｉ
ｒ Ａｐｐｌｉｃａｔｔｏｎ ｔｏ ａ ａ−
８ｔ ３ｏ１ａｒ Ｃｅ１ｌｓ、 ”Ｅｘｔｅｎｄ
ｅｄ 、Ａ、ｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ
１８ｔｈ Ｃｎｆｅｒｅｎｃｅ ｏｎ ３ｏ１
ｉｄ ３ｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ
Ｍａｔｅｒｉａｌｓ、 ｐｐ、６８７−６９０．Ａｕｇ
、１９８６゜は、ｐｉｎ構造のソーラーセルのｐＷ！Ｊ
を、光気相堆積法（光ＣＶＤ法）で交互に積層したａ−
８／ ａ３ ｉ Ｃの超格子構造で形成している。to-CVD Method and Thei
r Applicationton to a a-
8t 3o1ar Ce1ls, ”Extend
ed, A, bstructs of the
18th Conference on 3o1
id 3tate Devices and
Materials, pp, 687-690. August
, 1986° is the pW of the pin structure solar cell! J
A-
8/a3 i C superlattice structure.
これらアモルファス超格子構造は、甲なるアモルファス
層に比べて改善された電界効果移動度をもつ。−例にお
いて、アモルファスシリコンＴＰＴの電界効果移動度ｔ
よ、Ｑ、 １３ｃｍｆ −Ｖ−’・５−１であり、ａ−
８ｉニド＋／ａ−ｓ ｉ Ｎ超格子構造Ｔ Ｆ Ｔの電
界効果移動度は０．７Ｑｃｍ’・Ｖ−１・５−１である
。These amorphous superlattice structures have improved field effect mobilities compared to the underlying amorphous layer. - In the example, the field effect mobility t of amorphous silicon TPT
Yo, Q, 13cmf -V-'・5-1, and a-
The field effect mobility of the 8i Nido+/a-s i N superlattice structure TFT is 0.7Qcm'·V-1·5-1.
［発明が解決しようとする課題］
しかしながら上記した従来のアモルファス超格子構造の
製造方法では、２種類のアモルファス層をＩ４なる成分
のガスを切換えてプラズマＣＶＤ法もしくは光ＣＶＤ法
ににすｆｆｉ槓しているので、ガスの切換えによりたと
えば第１１図に示すように、交互に堆積された２種類の
アモルファス層１及び２の間に、ガスなどの吸着層３や
原子の未結合手（ダングリングボンド）が介在し、この
吸着層３や未結合手のトラップにより電界効果移動度が
劣化するという問題があった。[Problems to be Solved by the Invention] However, in the conventional manufacturing method of the amorphous superlattice structure described above, two types of amorphous layers are formed by plasma CVD method or photoCVD method by switching the gas of the component I4. Therefore, by switching the gas, as shown in FIG. ), and there was a problem in that the field effect mobility deteriorated due to the trapping of the adsorption layer 3 and dangling bonds.
吸ｖ！１１１が介在するアモルファス超格子構造におけ
るこのような電界効果移動度の低下は、たとえばＴＦＩ
ではチャンネルコンダクタンスを減少させるなど、アモ
ルファス超格子構造素子の電気特性を大幅に劣化させる
ので、改善が強く要望されていた。Sucking! This decrease in field effect mobility in the amorphous superlattice structure with 111 intervening is caused by, for example, TFI
Since this significantly deteriorates the electrical characteristics of the amorphous superlattice structure element, such as by decreasing the channel conductance, there has been a strong demand for improvement.
本発明はこのような課題に鑑みなされたものであり、秀
れた電９’ｉＵ］采移動度もつアモルファス超格子構造
の製造方法を提供することを目的とするものである。The present invention was made in view of these problems, and an object of the present invention is to provide a method for manufacturing an amorphous superlattice structure having excellent electron mobility.
［課題を解決するための手段］
本発明のアモルファス超格子構造の製造方法は、所定厚
の基アモルファス層を堆積する堆積工程と、前記基アモ
ルファス層の表面部に所定の原子をドブして互いに異な
るバンドギャップをもつドブ一部及び非ドープ層部を形
成するドープ工程とを交互に複数回実施して、それぞれ
複数層のドープ層部及び非ドープ層部を交互に積層する
ことを特徴とすることを特徴としている。[Means for Solving the Problems] The method for manufacturing an amorphous superlattice structure of the present invention includes a deposition step of depositing a base amorphous layer of a predetermined thickness, and a deposition step of doping predetermined atoms on the surface of the base amorphous layer to mutually interact with each other. The method is characterized in that a doping step for forming groove portions and undoped layer portions having different bandgaps is alternately performed multiple times to alternately laminate multiple layers of doped layer portions and undoped layer portions. It is characterized by
基アモルファス層及び非ドープ層部として（、好ましく
はバンドギャップがより小さい方の一部（以下ウェル層
ともいう）として）、たとえばａＳｉ：ｔ−ｔを採用す
ることができる。For example, aSi:tt can be employed as the base amorphous layer and the undoped layer (preferably as a part of the one with a smaller band gap (hereinafter also referred to as well layer)).
ドープ層部として（、好ましくはバンドギャップがより
大きい方の一部（以下バリヤ層ともいう）として）、た
とえばａ−８ｉｌ−ＶＯＶやａ−８ｉ１−ＸＮＸを採用
することができる。ドープする原子として、たとえばＮ
ＳＯを採用して基アモルファス層を窒化ｂ＋、＜は酸化
しドープ層部をバリア層とづることができる。ドープ原
子のソースとして、ＮＨ３、Ｏｚ、Ｎｔ、ＮｔＯなどの
ガスを採用でることができる。たとえば、ドープする方
法として、これらガスを電磁波や光などで励起、分解し
てラジカルを形成し、形成したラジカル状のＮＸ、０舊
を基アモルファス層の表面部に拡散する方法を採用する
ことができる。なお、この場合、前記表面部の上にＣＶ
Ｄ！積が生じないようなガスが選択されることが好まし
いが、その他に、直下のドープ層とともにバリア層もし
くはウェル層のどちらかとして機能するＣｖＤ堆積層を
生じさせることらできる。For example, a-8il-VOV or a-8il-XNX can be employed as the doped layer portion (preferably as a part of the layer with a larger band gap (hereinafter also referred to as barrier layer)). For example, as a doping atom, N
By employing SO, the base amorphous layer can be nitrided and oxidized, and the doped layer can be used as a barrier layer. Gases such as NH3, Oz, Nt, NtO, etc. can be employed as the source of doping atoms. For example, as a method for doping, it is possible to adopt a method in which these gases are excited by electromagnetic waves or light, decomposed to form radicals, and the formed radicals, NX, 0, are diffused into the surface of the base amorphous layer. can. In this case, CV
D! Preferably, the gas is selected such that no buildup occurs, but it is also possible to create a CvD deposited layer which, together with the underlying doped layer, functions either as a barrier layer or as a well layer.
ドープ層部及び非ドープ層部は、超格子構造を構成し得
る厚さをもち、交互に複数層をｇＩ層される。たとえば
、ドープ層部及び非ドープ層部は、１０人から１００人
程度の膜厚を有することができる。The doped layer portion and the undoped layer portion have a thickness that allows a superlattice structure to be formed, and a plurality of layers are alternately formed into gI layers. For example, the doped layer portion and the undoped layer portion can have a thickness on the order of 10 to 100 layers.
［作用］
本発明のアモルファス超格子構造の製造方法では、各種
のＣＶＤ法等で形成された基アモルファス層の表面部に
、原子ドープによりドープ層部を形成し、かつドープさ
れなかった残部の基アモルファス層を非ドープ層部とし
ている。[Function] In the method for manufacturing an amorphous superlattice structure of the present invention, a doped layer is formed by atomic doping on the surface of a base amorphous layer formed by various CVD methods, and the remaining base that is not doped is removed. The amorphous layer is an undoped layer portion.
従って、下部の非ドープ層部とその上部のドープ層部と
の界面には吸着層は形成されず、その結果として高い電
界効果移動度が得られる。Therefore, no adsorption layer is formed at the interface between the lower undoped layer and the upper doped layer, resulting in high field effect mobility.
［実施例１
本発明のアモルファス超格子構造の製造方法を用いる逆
スタガー型アモルファス超格子１” Ｆ Ｔ製造の実施
例を、第１図から第９図に示す工程図で説明する。[Example 1] An example of manufacturing an inverted staggered amorphous superlattice 1'' F T using the method for manufacturing an amorphous superlattice structure of the present invention will be described with reference to process diagrams shown in FIGS. 1 to 9.
まず、ガラスなどの絶縁基板１００の表面に真空蒸着ま
たはスパッタリングにより数百人の膜厚をもつアルミＷ
Ｊ１０１を形成しく第１図参照）、次いで、フォトリソ
グラフィ技術を用いる選択ＴッチによりアルミＦＩ！Ｊ
１０１からアルミゲート電極１０２を形成しく第２図参
照）、次いで、プラズマＣＶＤ法によりアルミゲー１−
？ｆ１１０２の」二に２０００人の膜厚をもつ酸化シリ
コン１（ＳｉＯ２）で構成されるゲート絶縁膜１０３を
形成する（第３図参照）。First, aluminum W having a thickness of several hundred layers is formed by vacuum evaporation or sputtering on the surface of an insulating substrate 100 such as glass.
J101 (see Figure 1), and then aluminum FI! J
The aluminum gate electrode 102 is formed from the aluminum gate electrode 101 (see Fig. 2), and then the aluminum gate electrode 102 is formed using the plasma CVD method.
? A gate insulating film 103 made of silicon oxide 1 (SiO2) having a thickness of 2000 nm is formed on the second layer of f1102 (see FIG. 3).
次いで、ゲート絶縁膜１０３の上に最下層の基アモルフ
ァス層１０４を形成する（第４図参照）。Next, a lowermost base amorphous layer 104 is formed on the gate insulating film 103 (see FIG. 4).
基アモルファス層１０４はａ−３ｉ：）ｌで構成される
。詳゛細に説明すれば、Ｓ ｉ Ｈａが１０．２％で１
１２が残部を占める８合ガスを用いるプラズマＣＶ Ｄ
法または光ＣＶＤ法により８０人の膜厚のａ−３ｉ：８
層を形成する。反応条件は、ｒｆ電力が１Ｗ、堆積温度
が３００℃、気圧が０．１５ＴＯｒｒ、堆積速度が０．
２人／ＳｅＣである。The base amorphous layer 104 is composed of a-3i:)l. To explain in detail, S i Ha is 10.2% and 1
Plasma CVD using 8 gas with 12 being the remainder
A-3i: 8 with a film thickness of 80 people by method or photo-CVD method
form a layer. The reaction conditions were: rf power of 1 W, deposition temperature of 300°C, atmospheric pressure of 0.15 TOrr, and deposition rate of 0.
2 people/SeC.
次いで、基アモルファス層１０４の表面部に原子ドープ
によりドープ層部１０５を形成し、その直下にある残部
の基アモルファス層１０４を非ドープ層部１０６とづる
（第６図参照）。最下層のバリア層を構成するドープ層
部１０５はａ−８ｉ−ＸＮＸ：Ｈで構成される。詳細に
説明すれば、Ｎ ＩＮ ３を用いてプラズマまたは光に
よりＮラジカルを形成し、形成されたＮラジカルを基ア
モルファスｗ４１０４の表面部に比較的低温で拡散させ
る。Next, a doped layer section 105 is formed on the surface of the base amorphous layer 104 by atomic doping, and the remaining base amorphous layer 104 immediately below it is referred to as an undoped layer section 106 (see FIG. 6). The doped layer portion 105 constituting the lowermost barrier layer is composed of a-8i-XNX:H. More specifically, N radicals are formed using N IN 3 using plasma or light, and the formed N radicals are diffused into the surface of the amorphous base W4104 at a relatively low temperature.
反応条件は、ｒｆｆｌ力が５０Ｗ１拡散温度が３００℃
、気圧が０．５Ｔｏｒｒ、拡散時間が９０分、である。The reaction conditions are: rffl force is 50W1 diffusion temperature is 300℃
, the atmospheric pressure is 0.5 Torr, and the diffusion time is 90 minutes.
その結果、膜厚が４０人のａ−３ｉ１−ｘＮｘ：Ｈで構
成されるドープ層部１０５と、膜厚が４０人のａ−３ｔ
：Ｉ−１で構成されるの最下層の非ドープ層部１０６と
が形成される。As a result, a doped layer portion 105 composed of a-3i1-xNx:H with a thickness of 40 mm and a-3t with a thickness of 40 mm
:I-1 and the lowermost undoped layer portion 106 is formed.
以下、第４図に示す基アモルファス層１０４の］「積工
程と、第５図に示づドープ工程とを交互に５回ずつ実施
してアモルファス超格子構造を形成する。なお、ドープ
層部１０５とその上の非ドープ層部１０６との間にはＮ
ｔガスなどを吸着する吸訓１０７が形成されている。更
に、プラズマＣＶＤ法により、最上層のドープ層部１０
５の上に膜厚が５００人の窒化シリコン（Ｓｉ３Ｎ＜）
で構成された保護膜１０８がＪＯ栢される（第６図参照
）。Hereinafter, the stacking step of the base amorphous layer 104 shown in FIG. 4 and the doping step shown in FIG. 5 are performed alternately five times to form an amorphous superlattice structure. and the undoped layer portion 106 thereon.
A suction trap 107 that adsorbs t-gas and the like is formed. Furthermore, the uppermost doped layer portion 10 is formed by plasma CVD method.
Silicon nitride (Si3N<) with a film thickness of 500 nm on top of 5
The protective film 108 composed of the above is subjected to JO removal (see FIG. 6).
次いで、フォトリソグラフィ技術を用いて非ドブ層１０
６、ドープ層部１０５及び吸＠層１０７から成るアｔル
フ７ス超格子構’ＩＶ １０９とその上の保護膜１０８
とを選択エツチングして、ゲート電極１０２の上方にア
モルファス超格子構造のチャンネル領域１０９を形成す
る（第７図参照）。Next, the non-dove layer 10 is formed using photolithography technology.
6. Alph7s superlattice structure IV 109 consisting of a doped layer portion 105 and an absorption layer 107 and a protective film 108 thereon
A channel region 109 having an amorphous superlattice structure is formed above the gate electrode 102 (see FIG. 7).
なお、この場合使用されるエツチング剤はＣＦ４＋Ｏｚ
ガスを用いたドライエツチングであり、ゲート絶縁膜１
０３でエツチングが終了するようにしている。In addition, the etching agent used in this case is CF4+Oz
This is dry etching using gas, and the gate insulating film 1
Etching is made to end at 03.
次いで、チャンネル領域１０９の」ニにプラズマＣＶＤ
法により、膜厚が５００人であるＮ十型のａ−３ｉ：ｌ
−１層１１０が堆積され、更にその上に真空蒸着により
膜厚が３０００人であるアルミ層１１１が形成される（
第８図参照）。Next, plasma CVD is applied to the channel region 109.
According to the law, N0 type a-3i:l with a film thickness of 500
-1 layer 110 is deposited, and an aluminum layer 111 having a thickness of 3000 nm is further formed thereon by vacuum evaporation (
(See Figure 8).
次いで、フォトリソグラフィ法を用いて、ａ−８ｉ：Ｈ
！１１１０及びアルミ層１１１を選択エツチングして、
ソース領域１１２、ソース電極１１３、ドレイン領１４
１１４、ドレインＮ極１１５を形成し、それらの上にＣ
ＶＤ法により膜厚が０゜５μｍの酸化シリコンのパッシ
ベーションｌ！１１６を形成する（第９図参照）。なお
、この場合のエツチング剤はアルミ層１１１に対しては
７６Ｈ３ＰＯｓ ＋４ＨＮＯ３＋１５ＣＨ３ＣＯＯＨ＋
５１１２０液、ａ−８ｔ：８層１１０に対してはＣＣ４
を用いたドライエツチングであり、窒化シリコンの保護
膜１０８でエツチングが終了するようにしている。Then, using a photolithography method, a-8i:H
! 1110 and the aluminum layer 111 are selectively etched,
Source region 112, source electrode 113, drain region 14
114, drain N pole 115 is formed, and C
Passivation of silicon oxide with a film thickness of 0°5 μm using the VD method! 116 (see FIG. 9). In this case, the etching agent for the aluminum layer 111 is 76H3POs +4HNO3+15CH3COOH+
51120 liquid, a-8t: CC4 for 8 layers 110
This is dry etching using silicon nitride, and the etching is completed at the silicon nitride protective film 108.
このようにして得られたアモルファス超格子溝３！！！
１０９は、第１０図の符号Ｂに示すように、約４ ｃｍ
！ ・Ｖ″″嗜・Ｓ−１となる。ちなみに、第１０図の
符号Ａは従来のアモルファスａ−８ｉ：Ｈ／ａ−３ｉ
＋−ｘ Ｎｘ ： ｆ（（Ｘ−０，３８）の電界効果移
動度を示している。Amorphous superlattice groove 3 obtained in this way! ! !
109 is about 4 cm, as shown by the symbol B in FIG.
!・V″″ ・Becomes S-1. By the way, the symbol A in Fig. 10 indicates the conventional amorphous a-8i:H/a-3i.
+-x Nx: indicates the field effect mobility of f((X-0, 38).
［発明の効果］
以上説明したように本発明のアモルファス超格子構造の
製造方法は、一対のウェル層及びバリア層となるドープ
層部及び非ドープ層部を、基アモルファス層の表面部へ
の原子ドープにより形成しているので、ドープ層部とそ
の直下の非ドープ層部との界面にガス等の吸着層が生じ
ない。従って、高い電界効果移動度をもつアモルファス
超格子構造の製造が可能となり、それを使用するアモル
ファス超格子ＴＰＴなどの電気特性を大幅に改善するこ
とができる。[Effects of the Invention] As explained above, the method for manufacturing an amorphous superlattice structure of the present invention allows a doped layer portion and an undoped layer portion, which will become a pair of well layers and a barrier layer, to be exposed to atoms on the surface portion of a base amorphous layer. Since it is formed by doping, no adsorption layer of gas or the like is formed at the interface between the doped layer and the undoped layer directly below it. Therefore, it becomes possible to manufacture an amorphous superlattice structure with high field effect mobility, and the electrical properties of an amorphous superlattice TPT using the same can be significantly improved.
第１図、第２図、第３図、第４図、第５図、第６図、第
７図、第８図、第９図は本発明のｔＪ造方法を採用した
アモルファス超格子ＴＰＴの各製造工程を示す工程図で
ある。第１０図は得られたアモルファス超格子構造及び
従来のアモルファス超格子構造の各電界効果移動度を示
す比較図である。
第１１図は従来のアモルファス超格子構造の断面図であ
る。Figures 1, 2, 3, 4, 5, 6, 7, 8, and 9 show amorphous superlattice TPT using the tJ fabrication method of the present invention. It is a process diagram showing each manufacturing process. FIG. 10 is a comparison diagram showing the field effect mobilities of the obtained amorphous superlattice structure and the conventional amorphous superlattice structure. FIG. 11 is a cross-sectional view of a conventional amorphous superlattice structure.
Claims (1)
、前記基アモルファス層の表面部に所定の原子をドープ
して互いに異なるバンドギャップをもつドープ層部及び
非ドープ層部を形成するドープ工程とを交互に複数回実
施して、それぞれ複数層のド−プ層部及び非ドープ層部
を交互に積層することを特徴とするアモルファス超格子
構造の製造方法。(1) A deposition step of depositing a base amorphous layer of a predetermined thickness, and a doping step of doping the surface portion of the base amorphous layer with predetermined atoms to form a doped layer portion and an undoped layer portion having different band gaps. 1. A method for manufacturing an amorphous superlattice structure, characterized in that a plurality of doped layer portions and non-doped layer portions are alternately laminated by repeating the above steps several times alternately.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63224982A JPH0273622A (en) | 1988-09-08 | 1988-09-08 | Manufacture of amorphous superlattice structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63224982A JPH0273622A (en) | 1988-09-08 | 1988-09-08 | Manufacture of amorphous superlattice structure |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0273622A true JPH0273622A (en) | 1990-03-13 |
Family
ID=16822248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63224982A Pending JPH0273622A (en) | 1988-09-08 | 1988-09-08 | Manufacture of amorphous superlattice structure |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0273622A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990073471A (en) * | 1999-07-14 | 1999-10-05 | 김효현 | Real Image Reflective Enlarger |
| USRE40296E1 (en) | 1991-02-22 | 2008-05-06 | Seiko Epson Corporation | Projection type liquid crystal projector |
| JP2009302525A (en) * | 2008-05-16 | 2009-12-24 | Semiconductor Energy Lab Co Ltd | Thin-film transistor and manufacturing method thereof |
| JP2009302524A (en) * | 2008-05-16 | 2009-12-24 | Semiconductor Energy Lab Co Ltd | Thin-film transistor |
-
1988
- 1988-09-08 JP JP63224982A patent/JPH0273622A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE40296E1 (en) | 1991-02-22 | 2008-05-06 | Seiko Epson Corporation | Projection type liquid crystal projector |
| USRE42740E1 (en) | 1991-02-22 | 2011-09-27 | Seiko Epson Corporation | Projector |
| KR19990073471A (en) * | 1999-07-14 | 1999-10-05 | 김효현 | Real Image Reflective Enlarger |
| JP2009302525A (en) * | 2008-05-16 | 2009-12-24 | Semiconductor Energy Lab Co Ltd | Thin-film transistor and manufacturing method thereof |
| JP2009302524A (en) * | 2008-05-16 | 2009-12-24 | Semiconductor Energy Lab Co Ltd | Thin-film transistor |
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