JP3644977B2 - Method for manufacturing polycrystalline silicon thin film transistor - Google Patents

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Description

【０００１】
【産業上の利用分野】
本発明は、液晶表示装置（Liquid Crystal Display）に用いられる多結晶シリコン薄膜トランジスタ（Thin Film Transistor: 以下、ＴＦＴという）の製造方法に関し、特に低温での製造が可能であり多結晶シリコンの電子移動度を高めることができる多結晶シリコン薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】
多結晶シリコン薄膜トランジスタは、図１に示すように、多結晶シリコンを用いて活性領域３を形成するもので、ソース／ドレーン領域４，５をゲート７に自己整合（Self-align）されるように形成することができるという長点があり、特に多結晶シリコンの電子移動度が大きいので、液晶表示装置の駆動回路てして多結晶シリコンＴＦＴを用いる場合、駆動回路を画素と共に基板に内蔵することができるという大きい長点がある。図１においては、符号１は基板、２は初期酸化膜、６はゲート酸化膜、８は層間絶縁膜、９はＡｌソース／ドレーン電極をそれぞれ示す。
【０００３】
図２を参照して従来の多結晶シリコンＴＦＴの製造方法を説明する。まず、図２（ａ）に示すように、基板１上に初期絶縁膜２を形成し、多結晶シリコン膜３を蒸着した後、ソース／ドレーン領域およびチャネル領域を定義して不要な部分を制御する。
【０００４】
ついで図２（ｂ）に示すように、全面にゲート酸化膜６を形成する。この時、ゲート酸化膜６は前記多結晶シリコン３を熱酸化させて１０００Ａ（オングストローム、以下同じ）程度の厚さの熱酸化膜を形成するか、もしくはゲート絶縁膜として熱酸化膜の代わりにＣＶＤ酸化膜を形成することができる。また、熱酸化膜とＣＶＤ酸化膜とからなる二重酸化膜を形成することとしてもよい。
【０００５】
図２（ｃ）に示すように、多結晶シリコンを厚さ２０００Ａ〜４０００Ａ程度の厚さでＣＶＤ法により蒸着した後、ゲートマスクを利用したホト／エッチ工程により前記ゲート酸化膜６とともに多結晶シリコンをゲートパターンによってパターニングしてゲート７を形成した後、このゲートをマスクとして露出された多結晶シリコン膜３にソース／ドレーンの形成のためのイオン注入工程を施す。
【０００６】
図２（ｄ）に示すように、前記結果物の全面に層間絶縁膜８としてＣＶＤ酸化膜を厚さ２０００Ａ〜４０００Ａ程度で蒸着する。この時、前記注入されたイオンが活性化されてソース／ドレーン領域４，５が形成されてることとなる。
【０００７】
ソース／ドレーン領域４，５の所定部分を露出させるコンタクト開口部を前記層間絶縁膜８に形成した後、この結果物の上にＡｌを蒸着しパターニングして前記コンタクト開口部を介してソース／ドレーン領域４，５に連結されるソース／ドレーン電極９を形成する。
【０００８】
【発明が解決しようとする課題】
しかしながら、このような従来技術においては、多結晶シリコンを熱酸化させてゲート酸化膜を形成する場合、多結晶シリコンの粒界（Grain boundary）における酸素原子および分子の拡散速度が、粒界の以外の領域における酸素原子および分子の拡散速度より速いので、形成されたゲート酸化膜６と活性層である多結晶シリコン３との境界面が前述した酸素原子および分子の拡散速度差により平担化できないこととなる。
【０００９】
また、前述したように、ゲート絶縁膜６を熱酸化膜で形成する時に高温下で工程が進行されるので、石英（Quartz）のような高価な基板を使用しなければならないという短所がある。
【００１０】
また、ＣＶＤ酸化膜にてゲート酸化膜を形成する場合には、活性層である多結晶シリコン３の表面がゲート酸化膜６とチャネル間の界面となるので界面の捕獲状態（trap state）が大きくなって、これもやはり電子移動度は低くなる。
【００１１】
本発明は、前述した問題点を解消するためのもので、低温工程が可能であり、多結晶シリコンの電子移動度を増加して多結晶シリコンＴＦＴの駆動能力を向上させることができる多結晶シリコンＴＦＴの製造方法を提供することにその目的がある。
【００１２】
【課題を解決するための手段】
上記の目的を達成するため、本発明は、基板１上に初期絶縁膜２を形成する工程と、
前記初期絶縁膜２上に多結晶シリコン３を蒸着し、ソース／ドレイン領域およびチャネル領域が形成されるようにパターニングする工程と、前記パターニングされた多結晶シリコン３上に、酸素プラズマを利用して形成された酸化膜１０、窒化プラズマを利用して形成された窒化膜１２および酸素プラズマを利用して形成された酸化膜１３を順次積層して、ゲート絶縁層を形成する工程と、前記ゲート絶縁層を５００〜６００℃で熱処理する工程と、この熱処理する工程の後、前記ゲート絶縁層上にゲート形成用物質を蒸着し、このゲート形成用物質および前記ゲート絶縁層を選択的に除去してゲート７を形成する工程と、前記ゲート７をマスクとして多結晶シリコン３上にイオン注入してソース／ドレイン４，５を形成する工程と、を含むものとして構成される。
【００１３】
また、このような本発明は、多結晶シリコン薄膜トランジスタのゲート絶縁膜を、ＥＣＲ（Electron Cyciotron Resonance）による酸素プラズマを利用して形成した薄い酸化膜で構成する。ＥＣＲ酸素プラズマを用いることにより、基板と垂直な方向に数１０ｅＶ程度のエネルギーを有するイオンと酸素原子とが存在して１００Ａ〜４００Ａ程度の厚さの薄い酸化膜を形成することが可能である。
【００１４】
したがって、活性領域となる多結晶シリコン層を形成した後、多結晶シリコンの表面部位にＥＣＲ酸素プラズマを利用して酸化膜を薄く形成することができ、チャネル部分となる前記多結晶シリコンの表面と酸化膜との間の優れた界面状態が得られる。
【００１５】
【実施例】
以下、本発明を添付図面を参照して詳述する。
【００１６】
図３は、本発明の第１の実施例による多結晶シリコンＴＦＴの製造のための工程順序図である。
【００１７】
図３（ａ）に示すように、基板１上にＣＶＤ酸化膜を５０００Ａ程度の厚さで形成して初期酸化膜を作製した後、全面に多結晶シリコンを蒸着し、ソース／ドレーン領域およびチャネル領域を定義して多結晶シリコンを所定パターンでパターニングする。
【００１８】
図３（ｂ）示すように、チャンバー（Chamber ）内の圧力を０．５〜２ｍＴｏｒｒ、例えば１．２ｍＴｏｒｒとし、基板温度１００〜４００℃、酸素流量６ｓｃｃｍ、Ａｒ流量８ｓｃｃｍとした工程条件下で、ＥＣＲ酸素プラズマにより酸化膜１０を前記多結晶シリコン表面に厚さ１５０Ａ〜４５０Ａ程度で薄く形成する。
【００１９】
ついで図３（ｃ）に示すように、前記ＥＣＲ酸化膜１０上にＣＶＤ酸化膜１１を蒸着する。この時、ＥＣＲ酸化膜１０とＣＶＤ酸化膜１１との厚さの和が８００Ａ〜１５００Ａとなるように、ＣＶＤ酸化膜を蒸着する。
【００２０】
前記ＣＶＤ酸化膜１１上に多結晶シリコンまたは非晶質シリコンをＣＶＤ法により厚さ２０００Ａ〜４０００Ａで蒸着する。
【００２１】
図３（ｄ）に示すように、前記蒸着された多結晶シリコンまたは非晶質シリコンおよびＥＣＲ酸化膜１０とＣＶＤ酸化膜１１とをゲートマスクとして利用したホト／エッチ工程によりパターニングしてゲート７を形成した後、前記ゲート７をマスクとして利用して多結晶シリコン上にソース／ドレーン４，５を形成するためのイオン注入工程を行い、前記結果物の全面にＣＶＤ酸化膜を厚さ３０００Ａ〜４０００Ａ程度で蒸着して層間絶縁膜８を形成した後、ソース／ドレーン４，５の所定部分が露出されるように、前記層間絶縁膜８にコンタクト開口部を形成した後、かかる結果物の全面にＡｌを蒸着し不要部分を選択的に除去して前記コンタクト開口部を介してソース／ドレーン４，５と連結されるソース／ドレーン電極９を形成する。
【００２２】
一方、本発明の第２の実施例として、ゲート酸化膜をＥＣＲ酸素プラズマを利用したＯＮＯ（Oxide/Nitride/Oxide ）膜で形成してもよい。すなわち、図４に示すように、上述した本発明の一実施例と同様の工程により多結晶シリコンパターン３まで形成した後、多結晶シリコン表面に前記第１の実施例の工程条件と同一の工程条件下で、ＥＣＲ酸素プラズマにより薄い酸化膜１０を形成した後、反応ガスである酸素およびキャリヤガスであるアルゴンガスのみをシリコン化合物ガスおよび窒素または窒素化合物ガスとして、例えばＳｉＨ4 とＮ2 ガスとに交換して、工程を進行して窒化膜１２を形成する。その後、再度ＳｉＨ4 とＮ2 ガスをＯ2 とＡｒとに交換してＥＣＲ酸素プラズマによる酸化膜１３を形成することにより、ＯＮＯ膜を形成する。
【００２３】
この時、ＯＮＯ膜を形成した後で、酸素および窒素イオンチップと原子の活性化のために、５００℃〜６００℃で熱処理工程を行う。
【００２４】
本発明の第３の実施例として、前記各実施例と同様に、ゲート絶縁膜をＥＣＲ酸化膜１０とＣＶＤ酸化膜１１とからなる二重構造の酸化膜、またはＥＣＲ酸化膜１０と窒化膜１２およびＥＣＲ酸素膜１３からなるＯＮＯ膜で形成せず、上述したＥＣＲ酸化膜の形成工程条件と同一の条件下において、図５に示すように、ＥＣＲ酸素プラズマにより４００Ａ程度の酸化膜１０を形成し、これを５００℃〜６００℃温度で熱処理してもＥＣＲ酸素プラズマによる酸化膜の単一膜をゲート絶縁膜として用いることとしてもよい。
【００２５】
以上説明した本発明の多結晶シリコン薄膜トランジスタの製造方法によって製造されたＴＦＴの特性の実験結果は次の通りである。
【００２６】
図６はＴＦＴ製造工程時の最大温度が９５０℃であり、ゲート酸化膜としてＥＣＲ酸素プラズマによる酸化膜厚さが３３０Ａであり、このＥＣＲ酸化膜を含む全てのゲート酸化膜の厚さが８５０Ａであり、ゲートの幅（Ｗ）と長（Ｌ）の比がＷ／Ｌ＝２０／２０μｍである多結晶シリコンＴＦＴのＩD −ＶG （ゲートに印加される電圧対ドレーン電流）特性を示したもので、
ｇｍ＝（Ｗ／Ｌ）μＣOXＶDSの式によりチャネル領域の電子移動度が得られることがわかる。
【００２７】
ここで、μは電子移動度、ＣOXはゲート絶縁膜の単位面積当りのキャパシタンス、ＶD はドレーン電圧を、それぞれ示す。
【００２８】
図７は工程の最大温度が６００℃であり、ＥＣＲ酸化膜の厚さが４００Ａ、全ゲート酸化膜の厚さが８００Ａであり、ゲートのＷ／Ｌが５０／２０μｍであるＴＦＴのＩD −ＶG 特性を示したもので、この場合前記式により安定に５１ｃｍ2 ／Ｖ・ｓｅｃの電子移動度が得られ、本発明において６００℃以下の工程においても比較的に高い電子移動度が得られることがわかる。
【００２９】
【発明の効果】
以上説明したように本発明によれば、多結晶シリコンＴＦＴのゲート絶縁膜ＥＣＲ酸素プラズマを利用して形成してチャネル領域での電子移動度を増加させることとした。したがって薄膜トランジスタをＬＣＤ駆動回路に利用する場合、駆動速度の増加により駆動能力が向上されるので駆動回路のブロック数を低減でき、これにより駆動回路の間断化が実現され、製造工程の収率を高めることができる。
【００３０】
加えて、本発明は低温工程によっても安定した電子移動度が得られることにより低温工程ＬＣＤ用多結晶シリコンＴＦＴの製造に適用できるので、定価格のガラズ基板の使用が可能なり、したがって製造コストを低減することができる。
【図面の簡単な説明】
【図１】従来の多結晶シリコン薄膜トランジスタの断面構造図である。
【図２】（ａ）〜（ｄ）ともに、従来の多結晶シリコン薄膜トランジスタの製造工程順序図である。
【図３】（ａ）〜（ｄ）ともに、本発明の第１の実施例による多結晶シリコン薄膜トランジスタの製造工程順序図である。
【図４】本発明の第２の実施例を示す図である。
【図５】本発明の第３の実施例を示す図である。
【図６】本発明の効果を説明するための図である。
【図７】本発明の効果を説明するための図である。
【符号の説明】
１ 基板
２ 初期酸化膜
３ 多結晶シリコン
４，５ ソース／ドレーン
７ ゲート
８ 層間絶縁膜
９ ソース／ドレーン電極
１０ ＥＣＲ酸素プラズマによる酸化膜
１１ ＣＶＤ酸化膜
１２ 窒化膜
１３ ＥＣＲ酸素プラズマによる酸化膜[0001]
[Industrial application fields]
The present invention relates to a method for manufacturing a polycrystalline silicon thin film transistor (hereinafter referred to as TFT) used for a liquid crystal display, and in particular, it can be manufactured at a low temperature and the electron mobility of polycrystalline silicon. The present invention relates to a method for manufacturing a polycrystalline silicon thin film transistor capable of increasing the resistance.
[0002]
[Prior art]
As shown in FIG. 1, the polycrystalline silicon thin film transistor forms the active region 3 using polycrystalline silicon so that the source / drain regions 4 and 5 are self-aligned with the gate 7. There is an advantage that it can be formed, and since the electron mobility of polycrystalline silicon is particularly large, when a polycrystalline silicon TFT is used as a driving circuit of a liquid crystal display device, the driving circuit is built in the substrate together with the pixel. There is a big advantage that you can. In FIG. 1, reference numeral 1 denotes a substrate, 2 denotes an initial oxide film, 6 denotes a gate oxide film, 8 denotes an interlayer insulating film, and 9 denotes an Al source / drain electrode.
[0003]
A conventional method for manufacturing a polycrystalline silicon TFT will be described with reference to FIG. First, as shown in FIG. 2A, after the initial insulating film 2 is formed on the substrate 1 and the polycrystalline silicon film 3 is deposited, the source / drain region and the channel region are defined to control unnecessary portions. To do.
[0004]
Next, as shown in FIG. 2B, a gate oxide film 6 is formed on the entire surface. At this time, the gate oxide film 6 is formed by thermally oxidizing the polycrystalline silicon 3 to form a thermal oxide film having a thickness of about 1000 A (angstrom, hereinafter the same), or CVD as a gate insulating film instead of the thermal oxide film. An oxide film can be formed. Alternatively, a double oxide film composed of a thermal oxide film and a CVD oxide film may be formed.
[0005]
As shown in FIG. 2 (c), after depositing polycrystalline silicon with a thickness of about 2000A to 4000A by a CVD method, the polycrystalline silicon together with the gate oxide film 6 is formed by a photo / etch process using a gate mask. After patterning with a gate pattern, the gate 7 is formed, and then the exposed polysilicon film 3 is subjected to an ion implantation process for forming a source / drain using the gate as a mask.
[0006]
As shown in FIG. 2D, a CVD oxide film is deposited on the entire surface of the resultant product as an interlayer insulating film 8 with a thickness of about 2000A to 4000A. At this time, the implanted ions are activated and source / drain regions 4 and 5 are formed.
[0007]
Contact openings for exposing predetermined portions of the source / drain regions 4 and 5 are formed in the interlayer insulating film 8, and then Al is deposited and patterned on the resultant structure to form the source / drain via the contact openings. Source / drain electrodes 9 connected to the regions 4 and 5 are formed.
[0008]
[Problems to be solved by the invention]
However, in such a conventional technique, when the gate oxide film is formed by thermally oxidizing polycrystalline silicon, the diffusion rate of oxygen atoms and molecules at the grain boundary of polycrystalline silicon is different from that at the grain boundary. Therefore, the interface between the formed gate oxide film 6 and the polycrystalline silicon 3 which is the active layer cannot be flattened due to the above-described difference in oxygen atom and molecule diffusion rate. It will be.
[0009]
In addition, as described above, since the process is performed at a high temperature when the gate insulating film 6 is formed of a thermal oxide film, there is a disadvantage in that an expensive substrate such as quartz must be used.
[0010]
Further, when the gate oxide film is formed by the CVD oxide film, the surface of the polycrystalline silicon 3 serving as the active layer becomes an interface between the gate oxide film 6 and the channel, so that the trap state of the interface is large. As a result, the electron mobility is also lowered.
[0011]
The present invention is intended to solve the above-described problems, and can be processed at a low temperature, and can increase the electron mobility of the polycrystalline silicon and improve the driving capability of the polycrystalline silicon TFT. The purpose is to provide a method of manufacturing a TFT.
[0012]
[Means for Solving the Problems]
In order to achieve the above object, the present invention includes a step of forming an initial insulating film 2 on a substrate 1,
A process of depositing polycrystalline silicon 3 on the initial insulating film 2 and patterning so as to form source / drain regions and channel regions, and using oxygen plasma on the patterned polycrystalline silicon 3 A step of sequentially stacking the formed oxide film 10, the nitride film 12 formed using nitriding plasma, and the oxide film 13 formed using oxygen plasma to form a gate insulating layer; After the step of heat-treating the layer at 500 to 600 ° C. and the step of heat-treating, a gate forming material is deposited on the gate insulating layer, and the gate forming material and the gate insulating layer are selectively removed. A step of forming the gate 7 and a step of forming the source / drains 4 and 5 by ion implantation onto the polycrystalline silicon 3 using the gate 7 as a mask. Configured as the.
[0013]
In the present invention, the gate insulating film of the polycrystalline silicon thin film transistor is formed of a thin oxide film formed by using oxygen plasma by ECR (Electron Cyciotron Resonance). By using ECR oxygen plasma, ions having an energy of about several tens of eV and oxygen atoms are present in a direction perpendicular to the substrate, and a thin oxide film having a thickness of about 100 A to 400 A can be formed.
[0014]
Therefore, after forming the polycrystalline silicon layer serving as the active region, an oxide film can be thinly formed on the surface portion of the polycrystalline silicon using ECR oxygen plasma, and the surface of the polycrystalline silicon serving as the channel portion can be formed. An excellent interface state with the oxide film is obtained.
[0015]
【Example】
Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
[0016]
FIG. 3 is a process flow chart for manufacturing a polycrystalline silicon TFT according to the first embodiment of the present invention.
[0017]
As shown in FIG. 3A, a CVD oxide film having a thickness of about 5000 A is formed on a substrate 1 to produce an initial oxide film, and then polycrystalline silicon is deposited on the entire surface to form a source / drain region and a channel. A region is defined and polycrystalline silicon is patterned in a predetermined pattern.
[0018]
As shown in FIG. 3B, the pressure in the chamber is 0.5 to 2 mTorr, for example 1.2 mTorr, the substrate temperature is 100 to 400 ° C., the oxygen flow rate is 6 sccm, and the Ar flow rate is 8 sccm. The oxide film 10 is thinly formed with a thickness of about 150A to 450A on the surface of the polycrystalline silicon by ECR oxygen plasma.
[0019]
Next, a CVD oxide film 11 is deposited on the ECR oxide film 10 as shown in FIG. At this time, the CVD oxide film is deposited so that the sum of the thicknesses of the ECR oxide film 10 and the CVD oxide film 11 is 800A to 1500A.
[0020]
Polycrystalline silicon or amorphous silicon is deposited on the CVD oxide film 11 to a thickness of 2000A to 4000A by CVD.
[0021]
As shown in FIG. 3D, the gate 7 is patterned by a photo / etch process using the deposited polycrystalline silicon or amorphous silicon and the ECR oxide film 10 and the CVD oxide film 11 as a gate mask. After the formation, an ion implantation process is performed to form source / drains 4 and 5 on the polycrystalline silicon using the gate 7 as a mask, and a CVD oxide film having a thickness of 3000A to 4000A is formed on the entire surface of the resultant structure. After the interlayer insulating film 8 is formed by vapor deposition, contact openings are formed in the interlayer insulating film 8 so that predetermined portions of the source / drains 4 and 5 are exposed. A source / drain electrode 9 connected to the source / drains 4 and 5 through the contact openings is formed by depositing Al and selectively removing unnecessary portions.
[0022]
On the other hand, as a second embodiment of the present invention, the gate oxide film may be formed of an ONO (Oxide / Nitride / Oxide) film using ECR oxygen plasma. That is, as shown in FIG. 4, after the polycrystalline silicon pattern 3 is formed by the same process as that of the above-described embodiment of the present invention, the same process conditions as those of the first embodiment are formed on the polycrystalline silicon surface. After forming a thin oxide film 10 by ECR oxygen plasma under the conditions, only oxygen gas as a reaction gas and argon gas as a carrier gas are used as silicon compound gas and nitrogen or nitrogen compound gas, for example, SiH 4 and N 2 gas replace the, proceeds the step of forming a nitride film 12. Thereafter, the ONO film is formed by exchanging SiH 4 and N 2 gas for O 2 and Ar again to form the oxide film 13 by ECR oxygen plasma.
[0023]
At this time, after the ONO film is formed, a heat treatment process is performed at 500 ° C. to 600 ° C. to activate oxygen and nitrogen ion chips and atoms.
[0024]
As a third embodiment of the present invention, as in each of the above embodiments, the gate insulating film is a double-structure oxide film composed of the ECR oxide film 10 and the CVD oxide film 11, or the ECR oxide film 10 and the nitride film 12. As shown in FIG. 5, an oxide film 10 of about 400 A is formed by ECR oxygen plasma under the same conditions as the ECR oxide film formation process described above. Even if this is heat-treated at a temperature of 500 ° C. to 600 ° C., a single oxide film formed by ECR oxygen plasma may be used as the gate insulating film.
[0025]
The experimental results of the characteristics of the TFT manufactured by the method for manufacturing a polycrystalline silicon thin film transistor of the present invention described above are as follows.
[0026]
FIG. 6 shows that the maximum temperature during the TFT manufacturing process is 950 ° C., the oxide film thickness by ECR oxygen plasma is 330 A as the gate oxide film, and the thickness of all the gate oxide films including this ECR oxide film is 850 A. Yes, the I D -V G (voltage applied to the gate to drain current) characteristic of the polycrystalline silicon TFT in which the ratio of the width (W) to the length (L) of the gate is W / L = 20/20 μm was shown. With
It can be seen that the electron mobility of the channel region can be obtained by the equation of gm = (W / L) μC OX V DS .
[0027]
Here, μ is the electron mobility, C OX is the capacitance per unit area of the gate insulating film, and V D is the drain voltage.
[0028]
In FIG. 7, the maximum temperature of the process is 600 ° C., the thickness of the ECR oxide film is 400 A, the thickness of all the gate oxide films is 800 A, and the I D − of the TFT whose gate W / L is 50/20 μm. shows the V G characteristics, the electron mobility of stably 51cm 2 / V · sec can be obtained in this case by the equation, a relatively high electron mobility at 600 ° C. the following step in the present invention can be obtained I understand that.
[0029]
【The invention's effect】
As described above, according to the present invention, the gate insulating film ECR oxygen plasma of the polycrystalline silicon TFT is used to increase the electron mobility in the channel region. Therefore, when a thin film transistor is used in an LCD drive circuit, the drive capability is improved by increasing the drive speed, so that the number of blocks of the drive circuit can be reduced, thereby realizing the intermittent drive circuit and increasing the yield of the manufacturing process. be able to.
[0030]
In addition, since the present invention can be applied to the manufacture of polycrystalline silicon TFTs for low-temperature process LCDs by obtaining stable electron mobility even in a low-temperature process, it is possible to use a low-cost glass substrate, thus reducing the manufacturing cost. Can be reduced.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a conventional polycrystalline silicon thin film transistor.
FIGS. 2 (a) to 2 (d) are manufacturing process sequence diagrams of a conventional polycrystalline silicon thin film transistor.
FIGS. 3A to 3D are flow charts of manufacturing steps of a polycrystalline silicon thin film transistor according to the first embodiment of the present invention. FIGS.
FIG. 4 is a diagram showing a second embodiment of the present invention.
FIG. 5 is a diagram showing a third embodiment of the present invention.
FIG. 6 is a diagram for explaining the effect of the present invention.
FIG. 7 is a diagram for explaining the effect of the present invention.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Substrate 2 Initial oxide film 3 Polycrystalline silicon 4, 5 Source / drain 7 Gate 8 Interlayer insulating film 9 Source / drain electrode 10 Oxide film 11 by ECR oxygen plasma CVD oxide film 12 Nitride film 13 Oxide film by ECR oxygen plasma

Claims (2)

基板１上に初期絶縁膜２を形成する工程と、
前記初期絶縁膜２上に多結晶シリコン３を蒸着し、ソース／ドレイン領域およびチャネル領域が形成されるようにパターニングする工程と、
前記パターニングされた多結晶シリコン３上に、酸素プラズマを利用して形成された酸化膜１０、窒化プラズマを利用して形成された窒化膜１２および酸素プラズマを利用して形成された酸化膜１３を順次積層して、ゲート絶縁層を形成する工程と、
前記ゲート絶縁層を５００〜６００℃で熱処理する工程と、
この熱処理する工程の後、前記ゲート絶縁層上にゲート形成用物質を蒸着し、このゲート形成用物質および前記ゲート絶縁層を選択的に除去してゲート７を形成する工程と、
前記ゲート７をマスクとして多結晶シリコン３上にイオン注入してソース／ドレイン４，５を形成する工程と、
を含むことを特徴とする多結晶シリコン薄膜トランジスタの製造方法。Forming an initial insulating film 2 on the substrate 1;
Depositing polycrystalline silicon 3 on the initial insulating film 2 and patterning so as to form source / drain regions and channel regions;
An oxide film 10 formed using oxygen plasma, a nitride film 12 formed using nitriding plasma, and an oxide film 13 formed using oxygen plasma are formed on the patterned polycrystalline silicon 3. Sequentially stacking and forming a gate insulating layer;
Heat-treating the gate insulating layer at 500 to 600 ° C .;
After the heat treatment step, depositing a gate forming material on the gate insulating layer, selectively removing the gate forming material and the gate insulating layer to form the gate 7;
Ion implantation on the polycrystalline silicon 3 using the gate 7 as a mask to form source / drains 4 and 5;
A method for producing a polycrystalline silicon thin film transistor, comprising: プラズマを利用して酸化膜１０、窒化膜１２および酸化膜１３を順次形成する工程は、前記酸化膜１０を形成する工程条件と同一の条件下で反応ガスだけを交換して進行することを特徴とする請求項１記載の多結晶シリコン薄膜トランジスタの製造方法。  The step of sequentially forming the oxide film 10, the nitride film 12 and the oxide film 13 using plasma proceeds by exchanging only the reaction gas under the same process conditions as the oxide film 10. A method for producing a polycrystalline silicon thin film transistor according to claim 1.
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