JPH0273396A - プラズマディスプレイパネルの表示駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は、プラズマディスプレイパネル（以下、ＰＤＰ
という。）の表示駆動回路に係り、特にＸ−Ｙマトリク
ス形ＡＣ形ＦＤＰの階調表示駆動回路に関し、 ＦＤＰに階調表示を行う場合の各放電セルに対するアド
レス動作の高速化を図りうるプラズマディスプレイパネ
ルの表示駆動回路を提供することを目的とし、 ｍ×ｎマトリクスクジ形プラズマディスプレイパネルの
各放電セルの発光回数を水平同期信号に同期して制御す
ることにより階調表示駆動を行なうプラズマディスプレ
イパネルの表示駆動回路において、前記放電セルの１水
平走査期間内に複数の水平走査ライン分、のアドレスデ
ータを更新可能に格納し、かつ、前記水平同期信号に同
期して出力するアドレスデータ格納手段を備えて構成す
る。

〔産業上の利用分野〕

本発明は、プラズマディスプレイパネルの表示駆動回路
に係り、特にＸ−Ｙマトリクス形ＡＣ形ＦＤＰの階調表
示駆動回路に関する。

従来では、ＣＲＴ　（Ｃａｔｈｏｄ　Ｒａｙ　Ｔｕｂｅ
　）が表示装置の中心であったが、最近では情報化社会
の進展に伴なう表示装置の多様化により平面形表示装置
の開発が進められている。現在のところ、平面形表示装
置としては、エレクトロルミネセンス（ＥＬ）、発光ダ
イオード（ＬＥＤ）　、ＦＤＰ等の能動素子を用いたも
のや、液晶（ＬＣＤ）　、エレクトロクロミック（ＥＣ
Ｄ）等の受動素子を用いたものが知られている。

ＦＤＰは放電セルに印加する駆動電圧の形式によってＡ
Ｃ形ＦＤＰ　（間接放電形）とＤＣ形ＦＤＰ　（直接放
電形）とに分類される。また、構造形式によってＸ−Ｙ
マトリクス形とセグメント形に分類される。本発明は、
このうちのＸ−Ｙマトリクス電極構造をもつＡＣ形ＦＤ
Ｐに関するものである。かかるＡＣ形ＦＤＰは、ワード
プロセッサ、パーソナルコンピュータ等の文字、図形表
示装置として普及しつつある。そして、最近では、機能
の向上が求められ、いわゆる２値画像表示の域を脱して
階調表示の段階に進みつつある。

〔従来の技術〕 第８図にＡＣ形ＦＤＰとその表示駆動回路の例を示す。

第８図に示すように、ＰＤＰ　１にはそのＸ電極２を駆
動するＸ駆動回路３，４と、Ｘ電極５を駆動するＹ駆動
回路６．７が接続されている。

ＰＤＰ　１はｍ（例えば、６４０）×ｎ　（、例えば、
４００）ドツトのＸ−Ｙマトリクス構造をａするＡＣ形
ＰＤＰであり、メモリ機能を有している。

Ｘ電極２はｎ　（４００）本であり、Ｘ電極５はｒｎ（
６４０）本互いに直交して交叉配置されている。

それらの交点に放電セル８がｍ×ｎドツト分形成される
。

Ｘ駆動回路３．４は２分割されており、Ｘ駆動回路３は
奇数（ＯＤＤ）番目のＸ電極２を駆動し、Ｘ駆動回路４
は偶数（ＥＶＥＮ）番目のＸ電極２を駆動する。２分割
されているのは、Ｘ　電ｔＭ　２の数が多数であり、か
つ隣接するｘｌ極２柑互の間隔が極めて狭いため端子の
導出が困難だからである。Ｘ駆動回路３．４は、放電セ
ル８を選択するためのアドレスデータＤＡＴＡを水平同
期信号から生成されたクロックＣＬ　Ｋに同期して格納
するシフトレジスタ９．１０と、シフトレジスタ９゜１
０の格納データをパラレルシフトするラッチ１１．１２
と、ラッチデータを各Ｘ電極２に印加する出力バッファ
１３．１４とを備える。

Ｙ駆動回路６．７は、放電セル８を駆動するための書込
みパルスＶｗを水平同期信号および垂直同期信号に同期
したクロックＣＬＫにより格納するシフトレジスタ１５
．１６と、シフトレジスタ１５．１６の格納データをパ
ラレルシフトするラッチ１７．１８と、ラッチデータを
各Ｙ電極５に印加する出力バッファ２０とを備える。

次に、動作を説明する。

第９図に各アドレスデータＤＡＴＡ、ラッチ信号ＬＴＨ
，ストローブ信号ＳＴＢとＰＤＰ　１への各印加パルス
との対応を示す。

放電セル８の発光を維持するための維持パルスＶｓは２
０〜５０ｋＨｚの周波数で維持パルス発生器２１から出
力され、ＰＤＰ　Ｉの全面の放電セル８に同期的に印加
される。維持パルスＶｓはＸ電極５に１８０°位相差の
反転パルスを加えるか、Ｘ電極５とＸ７１ｉ極２に交互
に同極性のパルスを加えるか、いずれかの方法でもよい
。

書き込みに際しては、Ｘ電極５に対し、線順次方式で１
本ずつ書込みパルスＶｗを印加し、−旦当該意Ｙ電極５
上の全放電セル８を放電させる。

これによりＹｉ！極５上の全放電セル８は発光する。

次いで、次のタイミングで消去パルスｖＥを印加して発
光すべき放電セル８の選択を行う。このようにして、Ｘ
電極５に対し１本ずつ書き込みと消去を繰り返し、全Ｙ
電極５を走査して１フレ一ム画面を形成する。この方式
によりＰＤＰ　ｌ上には２値画像が形成される。次いで
、垂直同期信号により次のフレームが始まり、以下同様
にして数Ｈｚ〜２００　Ｈｚのフレーム周波数で画面が
更新されてゆく。

一方、最近では画像表示機能向上の要請により、ＰＤＰ
　Ｉの画面上の画像をより正確にかつ細かな表示を行う
ためには階調表示が必要となる。階１週表示とは、各放
電セル８ごとに輝度レベルを異ならせることにより濃淡
をつけて表示する方法である。階調表示を行う方法には
、第一の壁電圧の相対差を利用する方法（Ｗ、Ｄ、Ｐｅ
ｔｔｙ、Ｉｌ、Ｇ、Ｓｌｏｔｔｏｗ。

’Ｍｕｌｔｉｐｌｅ　５ｔａｔｅｓ　ａｎｄ　ｖａｒｉ
ａｂｌｅ　Ｉｎｔｅｎｓｉｔｙ　１ｎｔｈｅ　ｐｌａｓ
ｍａ　ｄｌｓｐｌａｙｐｌａｓｏ＋ａ　　、ＩＥＥＩＥ
　Ｔｒａｎｓ、ＩＥＤ−１８゜６５４−８５８（１９７
１））　、第二の壁電圧の相対差で発光回数を制御する
方法（Ｈ，Ｄｅ　Ｊｕｔｅｅｔ　ａｔ、、旧ｇａｓ　ｔ
ｏｒＳｙＩＩＩｐｓ　ｏｒＳＩＤ　（１９７１））　、
第三のフィールド毎時間分割法（倉橋浩一部、他：　“
プラズマデイスプレィにおける中間調表示”、第８回Ｔ
Ｖ学会画像表示システム研究会資料（１９７２））等が
知られている。現在のところ、ＡＣ形ＦＤＰで階調表示
を実現するには各放電セルの発光回数を制御することに
より多階調表示とするのが一般的である。

さて、階調表示を行うには、第９図に示すように、−旦
書込みパルスＶｗを印加したのち、アドレスデータＤＡ
ＴＡにより消去パルスＶＩＥをキャンセルすることによ
り行う。このためのパルスをキャンセルパルスＶＣとい
い、Ｘ電極２に印加する。このキャンセルパルスｖｃを
印加するか否かにより消去パルスＶｐの印加が左右され
、したがって、放電セル８の発光回数を制御できる。因
みに階調レベルは２　で与えられ、４階調ならばｎ−２
で１フレーム中に２回書替え動作が行われ、８階調なら
ばｎ−３，１６６階調らばｎ−４・・・というように書
替え動作の回数は指数ｎに比例する。

第９図の例は４階調ｎ−２の場合を示す。

以上の動作は水平同期信号に基づくクロックＣＬＫと、
ラッチ信号ＬＴＨと、ストローブ信号ＳＴＢによって制
御される。すなわち、アドレスデータＤＡＴＡがシフト
レジスタ９，１０に転送されると、各アドレスデータＤ
ＡＴＡはクロックＣＬＫに同期して順次シフトレジスタ
９，１０内にシリアルシフトされ、格納終了と同時にラ
ッチ信号ＬＴＨにより今度はパラレルデータの形でラッ
チ１１．１２にシフトされる。

次に、ストローブ信号ＳＴＢによりラッチ１１゜１２か
らラッチデータが出力バッファ１３．１４にパラレルで
転送される。出力バッファ１３゜１４はアドレスデータ
ＤＡＴＡで指示される放電セル８を選択して消去パルス
Ｖ　１キャンセルパルスＶ。を印加する。このとき、Ｙ
駆動回路６側では同様にクロックＣＬＫにより書込みパ
ルスＶｗのアドレスデータＤＡＴＡをシリアル入力して
シフトレジスター５．１６に格納し、次いでラッチ信号
ＬＴＨによりラッチ１７．１８にパラレルシフトし、ス
トローブ信号ＳＴＢにより出力バッファ１９．２０を介
してＸ電極２を駆動する。

（発明が解決しようとする課題〕 従来の発光回数制御による多階調表示駆動法によれば、
階調数に応じた数の書き込み動作と消去動作が必要とな
る。その結果、従来の駆動方法においては書き込みパル
スＶ　と消去パルスＶｅとは同一のＹ電極に印加される
にしても異なるタイミングで印加されているのであり、
多階調表示を行おうとすると書き込み動作と消去動作を
必然的に高速化することが必要となる。つまり、各放電
セルに対する高速アドレス動作が必要となる。しかしな
がら、ＦＤＰの駆動の高速化には限界かあり、これが多
階調表示のための障害となる。

そこで、本発明はＦＤＰに階調表示を行う場合の各放電
セルに対するアドレス動作の高速化を図りうるプラズマ
ディスプレイパネルの表示駆動回路を提供することを目
的とする。

〔課題を解決するための手段〕

上記課題を解決するために、第１図に示すように、本発
明は、ｍｘｎマトリクス形プラズマディスプレイパネル
１の各放電セル８の発生回数を水平同期信号に同期して
制御することにより階調表示駆動を行なうプラズマディ
スプレイパネルの表示駆動回路において、前記放電セル
８の１水平走査期間内に複数の水平走査ライン分のアド
レスデータＤＡＴＡ　　、ＤＡＴＡ２を更新可能に格納
し、かつ、前記水平同期信号に同期して出力するアドレ
スデータ格納手段２２．２４を備えて構成する。

〔作用〕

本発明によれば、放電セル８の１水平走査期間内に複数
の水平走査ライン分のアドレスデータＤＡＴＡ　　、Ｄ
ＡＴＡ２を格納し、順次これを更新しつつ水平同明信号
に同期してＰＤＰを駆動する。

このように、■水平切１川内に複数のアドレスデータＤ
ＡＴＡ　　、ＤＡＴＡ２を転送してＦＤＰの表示画面の
書き替え、すなわち発光制御できることは、発光回数を
制御して行う多階調表示駆動に際してアドレスデータの
更新動作の高速化を招来し、したがって多階調表示を容
易に実現しうろことになる。

〔実施例〕

次に、本発明に係る実施例を図面に基づいて説明する。

第１実施例 第２図〜第４図に、本発明の第１実施例を示す。

第２図において第９図、第１０図と同一もしくは該当す
る部分には同一の符号を付して以下説明する。

本実施例において、従来と異なる部分は、第２図に示す
ように、Ｘ駆動回路３．４に２段構成のラッチすなわち
、第１ラッチ２２．２３および第２ラッチ２４．２５を
設けた点である。その他は同様なので説明を省略する。

第３図にＸ駆動回路３の詳細構成を示す。なお、Ｘ駆動
回路４はＸ駆動回路３と同様なので図示ならびに説明は
省略する。第３図に示すように、Ｘ駆動回路３にはシフ
トレジスタ９に対して並列に接続された第１ラッチ２２
．２３が設けられている。第１ラツチ２２、第２ラツチ
２４は各ラッチデータの出力を制御するストローブ信号
Ｓ　Ｔ　Ｂ　＋ＳＴＢ、、との論理積をとるＡＮＤゲー
トおよび第１ラツチ２２、第２ラツチ２４のラッチデー
タを出力バッファ１３に出力するだのＯＲゲートからな
るゲート回路２５を介して出力バッファ１３に接続され
ている。シフトレジスタ９にはアドレスデータＤＡＴＡ
　　、ＤＡＴＡ２がクロックＣＬＫに同期して人力され
、格納データはラッチ信号ＬＴＨ１により第１ラツチ２
２へ、ラッチ信号ＬＴＨ２により第２ラツチ２４へとそ
れぞれ振り分けられてラッチされる。第１ラツチ２２の
ラッチデータはストローブ信号ＳＴＢ、により、第１ラ
ツチ２３のラッチデータはストローブ信号５ＴＢ２によ
りそれぞれＩＨ期間内でゲート回路２５を介して出力バ
ッファ１３に出力される。

次に動作を説明する（第４図参照）。

第４図に示すように、アドレスデータＤＡＴＡは１水平
期間内に１水平走査ライン分のアドレスデータＤＡＴＡ
、とアドレスデータＤＡＴＡ２がシリアルで２つ転送さ
れ、シフトレジスタ９内にシリアルシフトにて格納され
る。アドレスデータＤＡＴＡ、はラッチ信号ＬＴＨ，の
タイミングで第１ラツチ２２にパラレルシフトされて格
納され、アドレスデータＤＡＴＡ２はラッチ信号ＬＴＨ
１により１／２Ｈだけ遅れたラッチ信号ＬＴＨ２のタイ
ミングで第２ラツチ２４にパラレルシフトされて格納さ
れる。

次いで、ストローブ信号５ＴＢｌのタイミングで第１ラ
ツチ２２のラッチデータＤＡＴＡ、が出力バッファ１３
に出力される。これを受けて、出力バッファ１３はスト
ローブ信号ＳＴＢ、と同じタイミングでキャンセルパル
スＶｃをＹ電？！！１１５（第４図、Ｘ、）に印加する
。次いで、ストローブ信号Ｓ　Ｔ　Ｂ　２のタイミング
で第２ラツチ２４のラッチデータＤＡＴＡ２が出力バッ
ファ１３に出力される。これを受けて、出力バッファ１
３はストローブ信号５ＴＢ２と同じタイミングでキャン
セルパルス■　をＹ７１を極５（第４図、Ｘ、＞につづ
けて印加する。これらのキャンセルパルスｖｃによりＸ
電極２のＹ、Ｙ、　　に印加される消去ｊ　　　ＪＰＮ パルスＶｐはキャンセルされる。

このように、■水平期間内に２つのアドレスデータＤＡ
ＴＡ　　とアドレスデータＤＡＴＡ２とが転送され、Ｘ
電極２に印加されるので高速アドレスが可能となり、４
階調表示が可能となる。ざらに多階調表示を実現するに
は、３系統以上のアドレスデータおよびラッチを設ける
ことになる。

第２実施例 第５図〜第７図に第２実施例を示す。この実施例も４階
調表示の例である。なお、この実施例において第１実施
例、従来例と重複する部分にはひきつづき同一符号を使
用する。

この第２実施例において第１実施例と異なる部分は、第
５図に示すように、アドレスデータ出納手段としてのシ
フトレジスタを第１シフトレジスタ２６．２７と、第２
シフトレジスタ２８．２９の２段構成とした点である。

したがって、シフトレジスタ、ラッチ共に２段となって
いる。その他は従来と同様なので説明を省略する。

第６図にＸ駆動回路３の詳細構成を示す。Ｘ駆動回路４
は第１実施例で述べた理由と同様なので省略する。第６
図に示すように、アドレスデータＤＡＴＡ、がクロック
ＣＬＫ、に同期して第１シフトレジスタ２６にシリアル
で転送され格納される。一方、アドレスデータＤＡＴＡ
２がクロックＣＬＫ２に同期して第２シフトレジスタ２
８に同様に格納されるようになっている。第１ンフトレ
ジスタ２６と第１ラツチ２２が一対で第２ラツチ２５の
一方のＡＮＤゲートに、第２シフトレジスタ２８と第２
ラツチ２４とが一対で第２ラツチ２５の他方のＡＮＤゲ
ートにそれぞれ接続されている。

次に、動作を説明する（第７図参照）。

アドレスデータＤＡＴＡ１とアドレスデータＤＡＴＡ２
は並列で１水平期間内にそれぞれ第１シフトレジスタ２
６、第２シフトレジスタ２８にシリアル転送されて格納
される。次いでアドレスデータＤＡＴＡ、はラッチ信号
ＬＴＨ１のタイミングで第１ラツチ２２にパラレルシフ
トされて格納され、アドレスデータＤＡＴＡ２は同じタ
イミングでラッチ信号ＬＴＨ２により第２ラツチ２４に
格納される。次いで、ストローブ信号５ＴＢ１のタイミ
ングで第１ラツチ２２のラッチデータが出力バッファ１
３に与えられ、ストローブ信号５ＴＢ２のタイミングで
第２ラツチ２４のラッチデータが出力バッファ１３に与
えられる。出力バッファ１３はアドレスデータＤＡＴＡ
Ｉ。

ＤＡＴＡ２で与えられるアドレスの放電セル８に対応す
るＸ電極２（第７図、Ｘ、）にキャンセルパルスＶｃを
印加する。このキャンセルパルス■　により消去パルス
Ｖｐがそれぞれキャンセルされる。

本実施例でさらに多階調表示を実現するには、アドレス
データの本数およびシフトレジスタ対の本数を増やすこ
とになる。

このように、１水平期間内に２つのアドレスデータＤＡ
ＴＡ　　とアドレスデータＤＡＴＡ２によるアドレスが
可能となるので階調表示に必要な高速アドレスが可能と
なる。

Ｃ発明の効果〕 以上述べたように、本発明によれば、１水平期間内に複
数のアドレスデータを転送して駆動することができるた
め、高速アドレス化が可能となり、多階調表示において
必要とされる発光回数制御を高速化することができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は第１実施例の概要ブロック図、第３図は第１実
施例のＸ駆動回路の詳細ブロック図、 第４図は第３図の動作タイミングチャート、第５図は第
２実施例の概要ブロック図、第６図は第２実施例のＸ駆
動回路の詳細ブロック図、 第７図は第６図の動作タイミングチャート、第８図は従
来の駆動回路のブロック図、第９図は第８図の動作タイ
ミングチャートである。 １・・・ＦＤＰ ２・・・Ｘ電極 ３．４・・・Ｘ駆動回路 ５・・・Ｙ電極 ６．７・・・Ｘ駆動回路 ８・・・放電セル ９．１０・・・シフトレジスタ ２２．２３・・・第１ラツチ ２４．２５・・・第２ラツチ ２６．２７・・・第１シフトレジスタ ２８．２９・・・第２シフトレジスタ ＤＡＴＡ・・・アドレスデータ Ｃ ＬＫ・・・クロ ク Ｖｗ・・・書込みパルス Ｖｓ・・・維持パルス ＶＢ・・・消去パルス Ｖｃ・・・キャンセルパルス

Claims (1)

1. 【特許請求の範囲】 ｍ×ｎマトリクス形プラズマディスプレイパネル（１）
   の各放電セル（８）の発光回数を水平同期信号に同期し
   て制御することにより階調表示駆動を行なうプラズマデ
   ィスプレイパネルの表示駆動回路において、 前記放電セル（８）の１水平走査期間内に 複数の水平走査ライン分のアドレスデータ （ＤＡＴＡ＿１、ＤＡＴＡ＿２）を更新可能に格納し、
   かつ、前記水平同期信号に同期して出力するアドレスデ
   ータ格納手段（２２、２４）を備えたことを特徴とする
   プラズマディスプレイパネルの表示駆動回路。