JPH026653Y2 - - Google Patents
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- Publication number
- JPH026653Y2 JPH026653Y2 JP1981113596U JP11359681U JPH026653Y2 JP H026653 Y2 JPH026653 Y2 JP H026653Y2 JP 1981113596 U JP1981113596 U JP 1981113596U JP 11359681 U JP11359681 U JP 11359681U JP H026653 Y2 JPH026653 Y2 JP H026653Y2
- Authority
- JP
- Japan
- Prior art keywords
- output
- divider
- circuit
- voltage
- oscillator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000010355 oscillation Effects 0.000 claims description 26
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Description
【考案の詳細な説明】
(イ) 産業上の利用分野
この考案は、振幅制御回路として除算器を用い
た発振回路装置に関する。
た発振回路装置に関する。
(ロ) 従来の技術
従来の振幅制御回路付の発振回路装置として、
第１図に示すものがよく使用されている。この発
振回路装置は、発振子３で発生された発振信号
が、増幅器４で増幅され、出力端子８より導出さ
れるとともに、その発振信号出力をダイオードブ
リツジ回路１に帰還している。また増幅器４の出
力は整流回路５で整流され、その直流出力電圧と
基準電圧発生器６よりの基準電圧を比較器７で比
較し、比較に応じた直流電圧をダイオードブリツ
ジ回路１に加え、この直流電圧に応じた信号を増
幅器２を介して発振子３に帰還し、発振子３の出
力が一定の振幅に保たれるようにしている。この
発振回路装置の振幅制御回路を構成するダイオー
ドブリツジ回路のみを具体的に示したのが第２図
である。第２図に示すダイオードブリツジ回路は
比較器７より加えられる直流電圧の変化によりダ
イオードブリツジ回路を構成するダイオードd1，
d2，d3，d4の抵抗値を変化させ、さらにその抵抗
値変化により、増幅器４から増幅器２に帰還され
る信号電圧の分圧比を変えるようにしている。
第１図に示すものがよく使用されている。この発
振回路装置は、発振子３で発生された発振信号
が、増幅器４で増幅され、出力端子８より導出さ
れるとともに、その発振信号出力をダイオードブ
リツジ回路１に帰還している。また増幅器４の出
力は整流回路５で整流され、その直流出力電圧と
基準電圧発生器６よりの基準電圧を比較器７で比
較し、比較に応じた直流電圧をダイオードブリツ
ジ回路１に加え、この直流電圧に応じた信号を増
幅器２を介して発振子３に帰還し、発振子３の出
力が一定の振幅に保たれるようにしている。この
発振回路装置の振幅制御回路を構成するダイオー
ドブリツジ回路のみを具体的に示したのが第２図
である。第２図に示すダイオードブリツジ回路は
比較器７より加えられる直流電圧の変化によりダ
イオードブリツジ回路を構成するダイオードd1，
d2，d3，d4の抵抗値を変化させ、さらにその抵抗
値変化により、増幅器４から増幅器２に帰還され
る信号電圧の分圧比を変えるようにしている。
(ハ) 考案が解決しようとする問題点
上記従来の発振回路装置は、振幅制御回路にダ
イオードブリツジ回路を使用しているが、ダイオ
ードは直線的な特性の得られる電圧範囲は一般的
に数十ｍＶと非常に低く、したがつて増幅器で増
幅して発振子の１次側に加える電圧を制御してい
る。しかし使用できる入力電圧レベルが数十ｍＶ
程度であるので、ノイズの影響を受けやすい。発
振器出力の振幅の安定性に問題があつた。
イオードブリツジ回路を使用しているが、ダイオ
ードは直線的な特性の得られる電圧範囲は一般的
に数十ｍＶと非常に低く、したがつて増幅器で増
幅して発振子の１次側に加える電圧を制御してい
る。しかし使用できる入力電圧レベルが数十ｍＶ
程度であるので、ノイズの影響を受けやすい。発
振器出力の振幅の安定性に問題があつた。
この考案は、上記した従来の発振回路装置の欠
点を解消し、ノイズの影響を余り受けない、従つ
て安定な出力振幅が得られる発振回路装置を提供
することを目的としている。
点を解消し、ノイズの影響を余り受けない、従つ
て安定な出力振幅が得られる発振回路装置を提供
することを目的としている。
(ニ) 問題点を解決するための手段及び作用
この考案の発振回路装置は、発振子と、この発
振子の出力を増幅する増幅器と、この増幅器の出
力を整流する整流回路と、この整流回路より出力
される直流電圧と基準電圧とを比較し、前記整流
回路の出力に対応した直流電圧を出力する比較器
と、前記増幅器の出力の帰還を受けるとともに、
前記比較器の出力を入力に受け、その出力を発振
子に加えて、発振出力を一定になるように制御す
る振幅制御回路とを備えるものにおいて、前記振
幅制御回路を除算器で構成し、この除算器の分母
入力端子に前記比較器の出力を、分子入力端子に
前記増幅器の出力を加えるように構成し、前記除
算器の分子入力端子とアース間にクランプ回路を
接続するとともに、バイアス電源及びこのバイア
ス電源の電圧を分圧する分圧回路からなるバイア
ス回路を設け、このバイアス回路の分圧電圧を前
記除算器の分母入力端子に加えるようにしてい
る。
振子の出力を増幅する増幅器と、この増幅器の出
力を整流する整流回路と、この整流回路より出力
される直流電圧と基準電圧とを比較し、前記整流
回路の出力に対応した直流電圧を出力する比較器
と、前記増幅器の出力の帰還を受けるとともに、
前記比較器の出力を入力に受け、その出力を発振
子に加えて、発振出力を一定になるように制御す
る振幅制御回路とを備えるものにおいて、前記振
幅制御回路を除算器で構成し、この除算器の分母
入力端子に前記比較器の出力を、分子入力端子に
前記増幅器の出力を加えるように構成し、前記除
算器の分子入力端子とアース間にクランプ回路を
接続するとともに、バイアス電源及びこのバイア
ス電源の電圧を分圧する分圧回路からなるバイア
ス回路を設け、このバイアス回路の分圧電圧を前
記除算器の分母入力端子に加えるようにしてい
る。
この発振回路装置では、発振子の出力が大とな
ると、応じて大なる直流電圧が比較器を経て、除
算器の分母入力端子に加えられ、除算器の分子入
力端に帰還される発振子の出力は、この大なる値
で除算されるので、除算器より発振子に入力され
る電圧は小となる。一方、発振子の出力が小とな
ると、応じて小さな直流電圧が比較器を経て除算
器の分母入力端子に加えられるので、除算器の分
子入力端に帰還される発振子の出力は小なる値で
除算されるので、除算器より発振子に入力される
電圧は大となる。このようにして発振子の一定振
幅が出力される。
ると、応じて大なる直流電圧が比較器を経て、除
算器の分母入力端子に加えられ、除算器の分子入
力端に帰還される発振子の出力は、この大なる値
で除算されるので、除算器より発振子に入力され
る電圧は小となる。一方、発振子の出力が小とな
ると、応じて小さな直流電圧が比較器を経て除算
器の分母入力端子に加えられるので、除算器の分
子入力端に帰還される発振子の出力は小なる値で
除算されるので、除算器より発振子に入力される
電圧は大となる。このようにして発振子の一定振
幅が出力される。
なお、起動時に発振子の出力に大なる誘起電圧
が出力されても、クランプ回路により、所定レベ
ルに抑えられ、除算器の分子入力端には、除算器
の動作範囲内の電圧が入力される。また、比較器
からの出力が０でも、バイアス回路の分圧電圧が
除算器の分母入力端子に加えられ、除算器の分母
入力端子が0V以上に保たれているので、除算器
の動作が不定となることはない。
が出力されても、クランプ回路により、所定レベ
ルに抑えられ、除算器の分子入力端には、除算器
の動作範囲内の電圧が入力される。また、比較器
からの出力が０でも、バイアス回路の分圧電圧が
除算器の分母入力端子に加えられ、除算器の分母
入力端子が0V以上に保たれているので、除算器
の動作が不定となることはない。
(ホ) 実施例
以下、実施例により、この考案をさらに詳細に
説明する。
説明する。
第３図は、この考案の一実施例を示す発振回路
装置である。
装置である。
第３図において、１１は発振子で２次側（Ｓ）
が、演算増幅器１２の反転入力端（−）に接続さ
れており、さらに演算増幅器１２の出力端は、抵
抗R14を介して、演算増幅器１３の非反転入力端
（＋）に接続されるとともに、除算器１６の分子
入力端（Ｚ）に接続されている。演算増幅器１３
の出力端は出力端子１７に接続されるとともに整
流回路１４に接続されている。整流回路１４の出
力端、及び比較電圧VSが比較器としての演算増
幅器１５の反転入力端（−）に接続されている。
また、演算増幅器１４の出力端はダイオードd5、
抵抗R11を介して除算器１６の分母入力端（Ｘ）
に接続されている。電源VBと分圧抵抗R12，R13
でバイアス回路を構成し、分圧抵抗R12，R13の
接続点が除算器１６の分母入力端に接続され、バ
イアス回路の分圧電圧が除算器１６の分母入力端
に供給されている。
が、演算増幅器１２の反転入力端（−）に接続さ
れており、さらに演算増幅器１２の出力端は、抵
抗R14を介して、演算増幅器１３の非反転入力端
（＋）に接続されるとともに、除算器１６の分子
入力端（Ｚ）に接続されている。演算増幅器１３
の出力端は出力端子１７に接続されるとともに整
流回路１４に接続されている。整流回路１４の出
力端、及び比較電圧VSが比較器としての演算増
幅器１５の反転入力端（−）に接続されている。
また、演算増幅器１４の出力端はダイオードd5、
抵抗R11を介して除算器１６の分母入力端（Ｘ）
に接続されている。電源VBと分圧抵抗R12，R13
でバイアス回路を構成し、分圧抵抗R12，R13の
接続点が除算器１６の分母入力端に接続され、バ
イアス回路の分圧電圧が除算器１６の分母入力端
に供給されている。
また、演算増幅器１２の出力端に接続される抵
抗R14の出力側（除算器１６の分子入力端）とア
ース間に、ツエナーダイオードZ1，Z2からなるク
ランプ回路を接続している。
抗R14の出力側（除算器１６の分子入力端）とア
ース間に、ツエナーダイオードZ1，Z2からなるク
ランプ回路を接続している。
第３図の回路において、動作を開始すると発振
子１１の発振信号が、演算増幅器１２、及び演算
増幅器１３で増幅され、出力端子１７より外部回
路に導出される。また演算増幅器１３の出力端に
導出された発振出力信号は、整流回路１４で整流
されて比較電圧VSと比較される。発振出力信号
が大なる時は、演算増幅器１５の出力も大とな
り、大なる電圧が除算器１６の分母入力端に加え
られる。そのため演算増幅器１２の出力端より除
算器１６の分子入力端に帰還されている発振信号
は除算器１６において大なる値で除算されるの
で、発振子１１の一次側（Ｐ）に帰還される電圧
は小となる。逆に発振出力信号が小なる時は、演
算増幅器１６の分母入力端に加えられる。そのた
め除算器１６の分子入力端に加えられる発振信号
は除算器１６において、小なる値で除算されるの
で発振子１１の一次側（Ｐ）に帰還される電圧は
比較的大となる。それゆえ、発振子１１の出力は
一定値を保つ方向に制御される。この発振回路装
置によると除算器１６にかなり大なるレベル（数
ボルト）の電圧まで帰還しても良いので、ノイズ
による影響を除去することができる。
子１１の発振信号が、演算増幅器１２、及び演算
増幅器１３で増幅され、出力端子１７より外部回
路に導出される。また演算増幅器１３の出力端に
導出された発振出力信号は、整流回路１４で整流
されて比較電圧VSと比較される。発振出力信号
が大なる時は、演算増幅器１５の出力も大とな
り、大なる電圧が除算器１６の分母入力端に加え
られる。そのため演算増幅器１２の出力端より除
算器１６の分子入力端に帰還されている発振信号
は除算器１６において大なる値で除算されるの
で、発振子１１の一次側（Ｐ）に帰還される電圧
は小となる。逆に発振出力信号が小なる時は、演
算増幅器１６の分母入力端に加えられる。そのた
め除算器１６の分子入力端に加えられる発振信号
は除算器１６において、小なる値で除算されるの
で発振子１１の一次側（Ｐ）に帰還される電圧は
比較的大となる。それゆえ、発振子１１の出力は
一定値を保つ方向に制御される。この発振回路装
置によると除算器１６にかなり大なるレベル（数
ボルト）の電圧まで帰還しても良いので、ノイズ
による影響を除去することができる。
もつとも、電源VB、抵抗R11，R12，R13のバイ
アス回路が設けられていないと、回路装置の起動
時に整流回路１４や比較器１５の時間遅れのため
に、除算器１６の分母入力が０になり（除算器の
動作が不定となる）除算器１６がラツチアツプ
し、作動しない時がある。しかし、バイアス回路
を設けているので、たとえ比較器すなわち演算増
幅器１５の出力が０でも、バイアス電圧VBが抵
抗R12，R13の抵抗比によつて分圧されて除算器
１６の分母入力端（Ｘ）に加えられ、分母入力端
（Ｘ）が０にならず、上記不具合は回避される。
アス回路が設けられていないと、回路装置の起動
時に整流回路１４や比較器１５の時間遅れのため
に、除算器１６の分母入力が０になり（除算器の
動作が不定となる）除算器１６がラツチアツプ
し、作動しない時がある。しかし、バイアス回路
を設けているので、たとえ比較器すなわち演算増
幅器１５の出力が０でも、バイアス電圧VBが抵
抗R12，R13の抵抗比によつて分圧されて除算器
１６の分母入力端（Ｘ）に加えられ、分母入力端
（Ｘ）が０にならず、上記不具合は回避される。
また、ツエナーダイオードZ1，Z2からなるクラ
ンプ回路が設けられていないと、起動時、発振子
１１の２次側に大きな誘起電圧を生じ、除算器１
６の分子入力端（Ｚ）に除算器の動作範囲以上の
電圧が加わる場合がある。このような電圧が加わ
ると、振幅制御回路が動作範囲から外れ、発振器
出力が飽和する。しかし、クランプ回路が設けら
れているので、たとえ発振子１１の２次側出力が
大きな誘起電圧を生じても、抵抗R14とツエナー
ダイオードZ1の接続点は一定レベル以下の電圧に
押えられ、振幅制御回路が動作範囲から外れるこ
とはない。
ンプ回路が設けられていないと、起動時、発振子
１１の２次側に大きな誘起電圧を生じ、除算器１
６の分子入力端（Ｚ）に除算器の動作範囲以上の
電圧が加わる場合がある。このような電圧が加わ
ると、振幅制御回路が動作範囲から外れ、発振器
出力が飽和する。しかし、クランプ回路が設けら
れているので、たとえ発振子１１の２次側出力が
大きな誘起電圧を生じても、抵抗R14とツエナー
ダイオードZ1の接続点は一定レベル以下の電圧に
押えられ、振幅制御回路が動作範囲から外れるこ
とはない。
なお、上記実施例において、発振子の出力側に
は、２段の増幅器を接続しているが、もちろんこ
れに限ることなく、出力信号の位相等を考慮して
他の適宜な段数にしてもよい。
は、２段の増幅器を接続しているが、もちろんこ
れに限ることなく、出力信号の位相等を考慮して
他の適宜な段数にしてもよい。
(ヘ) 考案の効果
この考案によれば、振幅制御回路として除算器
を用いるようにしたので、制御できる電圧レベル
が数Ｖ（ボルト）程度まで高くでき、したがつて
除算器出力を直接発振子の一次側に加えて制御で
きるから、ノイズの影響を受けにくく、振幅の安
定性も向上した。
を用いるようにしたので、制御できる電圧レベル
が数Ｖ（ボルト）程度まで高くでき、したがつて
除算器出力を直接発振子の一次側に加えて制御で
きるから、ノイズの影響を受けにくく、振幅の安
定性も向上した。
また、除算器の分母入力側にバイアス回路を設
けているので、起動時の整流回路等の時間遅れ等
が生じても、除算器の分母が０とならず、動作不
定となることはない。その上、クランプ回路を除
算器の分子入力側に設けているので、起動時に除
算器の分子入力端に動作範囲以上の電圧が加わる
ことが防止され、安定に動作する。
けているので、起動時の整流回路等の時間遅れ等
が生じても、除算器の分母が０とならず、動作不
定となることはない。その上、クランプ回路を除
算器の分子入力側に設けているので、起動時に除
算器の分子入力端に動作範囲以上の電圧が加わる
ことが防止され、安定に動作する。
第１図は従来の発振回路装置を示す回路ブロツ
ク図、第２図は第１図の発振回路装置のダイオー
ドブリツジ回路を具体的に示した回路接続図、第
３図は、この考案の一実施例を示す発振回路装置
の回路接続図である。 １１；発振子、１２，１３；演算増幅器、１
４；整流回路、１５；演算増幅器（比較器）、１
６；除算器、１７；出力端子、ES；比較電圧、
VB；バイアス電源、Z1，Z2；ツエナーダイオー
ド。
ク図、第２図は第１図の発振回路装置のダイオー
ドブリツジ回路を具体的に示した回路接続図、第
３図は、この考案の一実施例を示す発振回路装置
の回路接続図である。 １１；発振子、１２，１３；演算増幅器、１
４；整流回路、１５；演算増幅器（比較器）、１
６；除算器、１７；出力端子、ES；比較電圧、
VB；バイアス電源、Z1，Z2；ツエナーダイオー
ド。
Claims (1)
- 【実用新案登録請求の範囲】 発振子と、この発振子の出力を増幅する増幅器
と、この増幅器の出力を整流する整流回路と、こ
の整流回路より出力される直流電圧と基準電圧と
を比較し、前記整流回路の出力に対応した直流電
圧を出力する比較器と、前記増幅器の出力の帰還
を受けるとともに、前記比較器の出力を入力に受
け、その出力を発振子に加えて、発振出力を一定
になるように制御する振幅制御回路とを備える発
振回路装置において、 前記振幅制御回路を除算器で構成し、この除算
器の分母入力端子に前記比較器の出力を、分子入
力端子に前記増幅器の出力を加えるように構成
し、前記除算器の分子入力端子とアース間にクラ
ンプ回路を接続するとともに、バイアス電源及び
このバイアス電源の電圧を分圧する分圧回路から
なるバイアス回路を設け、このバイアス回路の分
圧電圧を前記除算器の分母入力端子に加えるよう
にしたことを特徴とする発振回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11359681U JPS5819509U (ja) | 1981-07-29 | 1981-07-29 | 発振回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11359681U JPS5819509U (ja) | 1981-07-29 | 1981-07-29 | 発振回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5819509U JPS5819509U (ja) | 1983-02-07 |
| JPH026653Y2 true JPH026653Y2 (ja) | 1990-02-19 |
Family
ID=29907892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11359681U Granted JPS5819509U (ja) | 1981-07-29 | 1981-07-29 | 発振回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5819509U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5102584B2 (ja) * | 2007-11-13 | 2012-12-19 | 日本電波工業株式会社 | 水晶発振器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5485657A (en) * | 1977-12-20 | 1979-07-07 | Norio Akamatsu | Sine wave oscillator |
-
1981
- 1981-07-29 JP JP11359681U patent/JPS5819509U/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5485657A (en) * | 1977-12-20 | 1979-07-07 | Norio Akamatsu | Sine wave oscillator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5819509U (ja) | 1983-02-07 |
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