JPH0744826B2 - スイツチング制御回路 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はスイツチングレギユレータのスイツチング制御
回路に係り、スイツチングパルスを生成するスイツチン
グ制御回路に関する。

従来の技術 従来より入力直流電圧をチヨツプした後平滑することに
より所望の直流電圧を得るスイツチングレギユレータが
ある。このスイツチングレギユレータはスイツチングパ
ルスを生成するスイツチング制御回路と、スイツチング
パルスを供給されるスイツチングトランジスタ，コイ
ル，ダイオード，コンデンサ等で構成されるチヨツパ及
び平滑回路とに大別される。

発明が解決しようとする問題点 最近、上記のスイツチング制御回路は入力電流・出力電
圧特性のフの字形状とする保護回路を有し、また半導体
集積回路化される傾向にある。このように半導体集積回
路化された従来のスイツチング制御回路の回路構成はス
イツチングレギユレータの直流出力の電圧が正の電圧で
あるか負の電圧であるかによつて異なつており、正の電
圧の直流出力を得るスイツチングレギユレータ用のスイ
ツチング制御回路をそのまま負の電圧の直流出力を得る
スイツチングレギユレータに適用することができず、汎
用性が低いという問題点があつた。

そこで、本発明は差動増幅器と電流可変回路とにより、
上記の問題点を解決したスイツチング制御回路を提供す
ることを目的とする。

問題点を解決するための手段 第１の差動増幅器は、第１の入力端子に供給される正の
直流出力に対する所定の基準電圧と、第２の入力端子に
供給される正の直流出力の検出電圧とを夫々差動増幅し
て誤差電圧を得る。第１のコンパレータは、誤差電圧と
三角波とを比較して誤差電圧に応じたデユーテイ比のス
イツチングパルスを生成する。第１の電流可変回路は、
第２の入力端子の電圧に基づいて直流出力の負荷抵抗の
異常減少による該正の直流出力の検出電圧の低下に応じ
て出力電流を減少させる。第１の電流回路は、第１の入
力端子の電圧に基づいて正の直流出力時に所定の電流を
出力する。第１の抵抗は、第１の電流可変回路の出力電
流と第１の電流回路の出力電流との和である基準電流を
比較用の電圧に変換する。第２のコンパレータは、リミ
ツタ抵抗からスイツチング素子に供給される電圧と比較
用の電圧とを比較してリミツタ抵抗からの電圧が高いと
きにのみスイツチング許可信号を生成する。第１の論理
回路は、第２のコンパレータよりスイツチング許可信号
が供給されているときのみ第１のコンパレータよりのス
イツチングパルスを出力する。

第２の差動増幅器は、第３の入力端子に供給される負の
直流出力に対する所定の基準電圧と、第４の入力端子に
供給される負の直流出力の検出電圧とを夫々差動増幅し
て誤差電圧を得る。第３のコンパレータは、誤差電圧と
三角波とを比較して誤差電圧に応じたデユーテイ比のス
イツチングパルスを生成する。第２の電流可変回路は、
第４の入力端子の電圧に基づいて直流出力の負荷抵抗の
異常減少による負の直流出力の検出電圧の上昇に応じて
出力電流を減少させる。第２の電流回路は、第３の入力
端子の電圧に基づいて負の直流出力時に所定の電流を出
力する。第２の抵抗は、第２の電流可変回路の出力電流
と第２の電流回路の出力電流との和である基準電流を比
較用の電圧に変換する。第４のコンパレータは、リミツ
タ抵抗からスイツチング素子に供給される電圧と比較用
の電圧とを比較してリミツタ抵抗からの電圧が高いとき
にのみスイツチング許可信号を生成する。第２の論理回
路は、第４のコンパレータよりスイツチング許可信号が
供給されているときのみ第３のコンパレータよりのスイ
ツチングパルスを出力する。

作用 本発明において、第１の差動増幅器は第１の入力端子に
正の直流出力に対する基準電圧が供給され、第２の入力
端子に正の直流出力の検出電圧が供給され、夫々差動増
幅して誤差電圧を得る。この誤差電圧は正の直流出力の
直流出力電圧を一定に制御するものである。また第１の
電流可変回路は正の直流出力の検出電圧の低下に応じて
基準電流を減少させる。これによつて正の直流出力のフ
の字特性を付与することができる。

また、第２の差動増幅器は第３の入力端子に負の直流出
力に対する基準電圧が供給され、第４の入力端子に負の
直流出力の検出電圧が供給され、夫々差動増幅して誤差
電圧を得る。この誤差電圧は負の直流出力の検出電圧を
一定に制御するものである。また第２の電流可変回路は
負の直流出力の検出電圧の上昇に応じて基準電流を減少
させる。これによつて負の直流出力のフの字特性を付与
することができる。

実施例 第１図は本発明回路を適用したスイツチングレギユレー
タの回路構成図を示す。同図中、１は例えば電圧5Vの直
流が供給される端子である。端子１は半導体集積回路化
されたスイツチング制御回路２の電源端子３に接続され
ると共に、昇圧回路４のリミツタ抵抗R₁，負電源回路５
のリミツタ抵抗R₂夫々に接続されている。

昇圧回路４はリミツタ抵抗R₁と出力端子６との間に接続
されたコイルL₁，ダイオードD₁と、出力端子６とアース
間に設けられたコンデンサC₁と、スイツチング制御回路
２の端子７よりスイツチングパルスをそのベースに供給
されてスイツチングを行なうトランジスタQ₁及びトラン
ジスタQ₁よりのパルスをベースに供給されてスイツチン
グを行ないオン時においてコイルL₁とダイオードD₁の接
続点を接地するスイツチングトランジスタQ₂とより大略
構成されている。また、リミツタ抵抗R₁と並列にリツプ
ル除去用のコンデンサC₂が接続されている。トランジス
タQ₁，Q₂は端子７よりのスイツチングパルスがＬレベル
のときオンとなり、リミツタ抵抗R₁を介してコイルL₁に
電流が流れエネルギーが蓄積される。スイツチングパル
スがＨレベルとなるとトランジスタQ₁，Q₂はオフとな
り、リミツタ抵抗R₁を介して供給される電流及びコイル
L₁のエネルギー放出による電流ダイオードD₁を通つて端
子６より出力されると共に平滑用のコンデンサC₁を充電
する。これによつて端子６より例えば電圧＋12Vの直流
が出力される。

負電源回路５はリミツタ抵抗R₂にエミツタを接続されス
イツチング制御回路２の端子８よりスイツチングパルス
を供給されてスイツチングを行なうスイツチングトラン
ジスタQ₃と、トランジスタQ₃のコレクタと出力端子９間
に接続されたダイオードD₂と、トランジスタQ₃のコレク
タとアース間に接続されたコイルL₂と出力端子９とアー
ス間に接続されたコンデンサC₃とより大略構成されてい
る。リミツタ抵抗R₂と並列にリツプル除去用のコンデン
サC₄が接続されている。

昇圧回路４の出力端子６より出力される電圧は抵抗R₃，
R₄で分圧されて通常状態において例えば電圧1.8V程度と
され、第２の入力端子10よりスイツチング制御回路２内
の第１の差動増幅器（以下「エラーアンプ」という）11
の非反転入力端子に供給される。このエラーアンプ11の
反転入力端子には基準電圧発生器12よりの電圧が端子13
及び第１の入力端子14を介して例えば電圧1.8Vの基準電
圧として供給される。エラーアンプは上記の両入力を差
動増幅して誤差電圧を得て、これを第１のコンパレータ
15の第１反転入力端子に供給する。また上記の誤差電圧
に比例する電圧を電流源28の制御端子に供給する。コン
パレータ15の非反転入力端子には三角波発振回路16より
三角波が供給されている。コンパレータ15の第２反転入
力端子は端子17よりコンデンサC₅，抵抗R₅で構成される
ソフトスタート回路に接続されており、コンパレータ15
はスイツチング制御回路２の端子３に電源が供給されて
基準電圧発生器12の出力電圧が立上がつた後第２反転入
力端子電圧がソフトスタート回路により徐々に立上がり
Ｈレベルとなつた後非反転入力端子，第１反転入力端子
相互の電圧比較を行なう。これによつてコンパレータ15
はエラーアンプ11よりの誤差電圧が低くなるほどデユー
テイ比が大となるよう誤差電圧に応じてデユーテイ比が
可変され、かつ同一繰り返し周期のスイツチングパルス
を生成して第１の論理回路であるアンド回路18に供給す
る。

昇圧回路４のリミツタ抵抗R₁とコイルL₁の接続点は端子
19より第２のコンパレータ20の非反転入力端子に接続さ
れている。また、一端を接地された第１の電流可変回路
である電流源28の他端がコンパレータ20の反転入力端子
に接続されており、また基準電圧発生器12より一定電圧
を制御端子に供給され、かつ一端を接地された第１の電
流回路である電流源29の他端がコンパレータ20の反転入
力端子に接続されている。このコンパレータ入力20の反
転入力端子は抵抗R_8aを介して電源端子３に接続されて
いる。このコンパレータ20は電流源28及び29を流れる電
流（基準電流に相当する電流）が第１の抵抗R_8aを流れ
ることによつて生じる電圧降下と、昇圧回路４のリミツ
タ抵抗R₁に電流が流れることによつて生じる電圧降下と
を比較することで所定値の電流源28,29を流れる電流と
リミツタ抵抗R₁を流れる電流とを比較するものであり、
リミッタ抵抗R₁からの電圧が高い定常状態においてはＨ
レベルのスイツチング許可信号を出力する。コンパレー
タ20の出力するＨレベル又はＬレベルの信号はアンド回
路18に供給される。アンド回路18はコンパレータ20の出
力信号がＨレベルのときのみコンパレータ15よりのスイ
ツチングパルスを取り出してトランジスタQ₆のベースに
供給し、トランジスタQ₆のコレクタより取り出されたス
イツチングパルスが端子７より出力される。

ここで、端子１より第２図（Ａ）に示す如く電圧Vccの
電源が供給されると、コンデンサC₅，抵抗R₅によるソフ
トスタート回路があるため端子６よりの出力電圧Voutは
第２図（Ｂ）に示す如く徐々に上昇し、電圧＋12Vに達
する。端子６に接続される負荷抵抗R_Lが第２図（Ｃ）に
示す如く所定の値を維持する定常状態において、例えば
端子６の電圧変動があるとこれに応じてエラーアンプ11
の出力する誤差電圧が変動し、コンパレータ15の出力す
るスイツチングパルスのデユーテイ比が変化してトラン
ジスタQ₁，Q₂のオン・オフ夫々の期間が変化して端子６
の電圧が一定となるよう制御される。

次に、第２図（Ｃ）に示す如く、負荷抵抗R_Lが時刻t₁よ
り減少して時刻t₂でシヨートされた場合端子６より出力
される負荷電流I_L1は第２図（Ｄ）に示す如く増加し、
リミツタ抵抗R₁に流入する入力電流Iinは第２図（Ｅ）
に示す如く増加する。これによつて抵抗R₁の電圧降下が
増大し端子19の電圧は低下する。入力電流Iinが所定の
値I_Pに達するとコンパレータ20の非反転入力端子電圧は
反転入力端子電圧より低くなり、その出力信号はＬレベ
ルとなつてアンド回路18はスイツチングパルスの出力を
停止する。勿論このときスイツチングパルスのデユーテ
イ比は小となつている。トランジスタQ₁，Q₂のスイツチ
ングが行なわれなくなると端子19の電圧は上昇するため
アンド回路18は再びスイツチングパルスを出力するが、
上記スイツチングパルスの出力停止が繰り返されること
により入力電流Iinは値I_Pを越えることはない。

端子６がシヨートしたような場合、端子10の電圧が異常
に低下するため、エラーアンプ11はバランスを失ない電
流源28の電流が減少する。これによつて抵抗R_8aを流れ
る電流は減少する。つまりコンパレータ20の反転入力端
子電圧は上昇する。従つてコンパレータ20がＬレベル信
号を出力する期間が長くなり、スイツチングパルスが端
子７より出力される周期が短かくなる。これによつて入
力電流Iinは例えば値I_Pの略1/3程度に制限される。上記
のリミツタ抵抗R₁の入力電流Iinと端子よりの出力電圧V
outとの関係は第４図に示す如く、所謂フの字特性を示
す。負荷抵抗R_Lが時刻t₃より通常の値（定常状態）に戻
ると、出力電圧Voutの上昇に従つて入力電流Iinはフの
字特性を上記シヨート時とは逆の経路が復帰増加し、値
I_Pに達した後は減少する。

また負電源回路５の出力端子９より出力される電圧は抵
抗R₂₃，R₂₄で基準電圧発生器12よりの電圧と加算されて
通常状態において例えば電圧0V程度とされ、第４の入力
端子26よりスイツチング制御回路２内の第２の差動増幅
器（以下「エラーアンプ」という）21の反転入力端子に
供給される。このエラーアンプ21の非反転入力端子は第
３の入力端子25より接地されている。エラーアンプは上
記の両入力を差動増幅して誤差電圧を得て、これを第３
のコンパレータ22の第１反転入力端子に供給する。また
上記の誤差電圧に比例する電圧を電流源30の制御端子に
供給する。コンパレータ22の非反転入力端子には三角波
発振回路16より三角波が供給されている。コンパレータ
22の第２反転入力端子はコンデンサC₂₅，抵抗R₂₅で構成
されるソフトスタート回路に接続されており、コンパレ
ータ22はスイツチング制御回路２の端子３に電源が供給
されて基準電圧発生器12の出力電圧が立上がつた後第２
反転入力端子電圧がソフトスタート回路により徐々に立
上がりＨレベルとなつた後非反転入力端子，第１反転入
力端子相互の電圧比較を行なう。これによつてコンパレ
ータ22はエラーアンプ21よりの誤差電圧が低くなるほど
デユーテイ比が大となるよう誤差電圧に応じてデユーテ
イ比が可変され、かつ同一繰り返し周期のスイツチング
パルスを生成して第２の論理回路であるアンド回路24に
供給する。

負電源回路５のリミツタ抵抗R₂とトランジスタQ₃のエミ
ツタの接続点は端子27より第４のコンパレータ23の非反
転入力端子に接続されている。また、一端を接地された
第２の電流回路である電流源30の他端がコンパレータ23
の反転入力端子に接続されており、また基準電圧発生器
12より一定電圧を制御端子に供給され、かつ一端を接地
された第２の電流可変回路である電流源31の他端がコン
パレータ23の反転入力端子に接続されている。このコン
パレータ23の反転入力端子は抵抗R_8bを介して電源端子
３に接続されている。このコンパレータ23は電流源30及
び31を流れる電流（基準電流に相当する電流）が第２の
抵抗R_8bを流れることによつて生じる電圧降下と、負電
源回路５のリミツタ抵抗R₂に電流が流れることによつて
生じる電圧降下とを比較することで所定値の電流源30,3
1を流れる電流とリミツタ抵抗R₂を流れる電流とを比較
するものであり、リミツタ抵抗R₂からの電圧が高い定常
状態においてはＨレベルのスイツチング許可信号を出力
する。コンパレータ23の出力するＨレベル又はＬレベル
の信号はアンド回路24に供給される。アンド回路24はコ
ンパレータ23の出力信号がＨレベルのときのみコンパレ
ータ22よりのスイツチングパルスを取り出してトランジ
スタQ₂₆のベースに供給し、トランジスタQ₂₆のコレクタ
より取り出されたスイツチングパルスが端子８より出力
される。

ここで、端子１より第３図（Ａ）に示す如く電圧Vccの
電源が供給されると、コンデンサC₂₅，抵抗R₂₅によるソ
フトスタート回路があるため端子９よりの出力電圧Vout
は第３図（Ｂ）に示す如く徐々に低下し、電圧−5Vに達
する。端子９に接続される負荷抵抗R_Lが第３図（Ｃ）に
示す如く所定の値を維持する定常状態において、例えば
端子９の電圧変動があるとこれに応じてエラーアンプ21
の出力する誤差電圧が変動し、コンパレータ22の出力す
るスイツチングパルスのデユーテイ比が変化してトラン
ジスタQ₃のオン・オフ夫々の期間が変化して端子９の電
圧が一定となるよう制御される。

次に、第３図（Ｃ）に示す如く、負荷抵抗R_Lが時刻t₁よ
り減少して時刻t₂でシヨートされた場合端子９より出力
される負荷電流I_L2は第３図（Ｄ）に示す如く増加し、
リミツタ抵抗R₂に流入する入力電流Iinは第３図（Ｅ）
に示す如く増加する。これによつて抵抗R₂の電圧降下が
増大し端子27の電圧は低下する。入力電流Iinが所定の
値I_Pに達するとコンパレータ23の非反転入力端子電圧は
反転入力端子電圧より低くなり、その出力信号はＬレベ
ルとなつてアンド回路24はスイツチングパルスの出力を
停止する。勿論このときスイツチングパルスのデユーテ
イ比は小となつている。トランジスタQ₃のスイツチング
が行なわれなくなると端子27の電圧は上昇するためアン
ド回路24は再びスイツチングパルスを出力するが、上記
スイツチングパルスの出力停止が繰り返されることによ
り入力電流Iinは値I_Pを越えることはない。

端子９がシヨートしたような場合、端子26の電圧が異常
に上昇するため、エラーアンプ21はバランスを失ない電
流源31の電流が減少する。これによつて抵抗R_8bを流れ
る電流は減少し、最終的には電流源30の電流（一定）に
依存することになる。つまりコンパレータ23の反転入力
端子電圧は上昇する。従つてコンパレータ23がＬレベル
信号を出力する期間が長くなり、スイツチングパルスが
端子８より出力される周期が短かくなる。これによつて
入力電流Iinは例えば値I_Pの略1/3程度に制限される。上
記のリミツタ抵抗R₂の入力電流Iinと端子９よりの出力
電圧Voutの絶対値との関係は第４図に示す如く、所謂フ
の字特性を示す。負荷抵抗R_Lが時刻t₃より通常の値（定
常状態）に戻ると、出力電圧Voutの絶対値の上昇、つま
り出力電圧Voutの低下に従つて入力電流Iinはフの字特
性を上記シヨート時とは逆の経路で復帰増加し、値I_Pに
達した後は減少する。

スイツチング制御回路２内のエラーアンプ11の主要部及
び電流源28,29を構成する回路の一実施例の回路図を第
５図に示す。同図中、電源端子40aに一端を接続された
定電流回路41aの他端はPNP形トランジスタQ_10a，Q_11a夫
々のエミツタに接続されている。トランジスタQ_10aのベ
ースはコレクタを接地させたPNP形トランジスタQ_12aの
エミツタに接続され、トランジスタQ_10aのベース・エミ
ツタ間は抵抗R_10aにより接続されている。トランジスタ
Q_11aのベースはコレクタを接地されたPNP形トランジス
タQ_13aのエミツタに接続され、トランジスタQ_11aのベー
ス・エミツタ間は抵抗R_11aにより接続されている。トラ
ンジスタQ_10aのコレクタはエミツタを接地されたNPN形
トランジスタQ_14aのコレクタ及びベースに接続されてい
る。トランジスタQ_11aのコレクタはエミツタを接地され
たNPN形トランジスタQ_15aのコレクタに接続され、トラ
ンジスタQ_14a，Q_15aはベースを共通接続されてカレント
ミラー回路を構成している。上記のダーリントン接続さ
れたPNP形トランジスタQ_10a，Q_12a及びQ_11a，Q_13aと、
トランジスタQ_14a，Q_15aとにより差動増幅器が構成され
ており、トランジスタQ_12aのベースは第１の入力端子で
ある反転入力端子42aに接続され、トランジスタQ_13aの
ベースは第２の入力端子である非反転入力端子43aに接
続され、トランジスタQ_15aのコレクタは出力端子45aに
接続されている。

また、トランジスタQ_10a，Q_11a夫々のベースはPNP形ト
ランジスタQ_16a，Q_17a夫々のベースに接続されている。
トランジスタQ_16aのエミツタは抵抗R_12aを介して基準電
圧V_REF（＝1.8V）の供給される端子44aに接続され、コ
レクタはNPN形トランジスタQ_18aのベース及びコレクタ
に接続されている。トランジスタQ_17aのエミツタは抵抗
R_13aを介して端子44aに接続され、コレクタはNPN形トラ
ンジスタQ_20aのベース及びコレクタに接続されており、
トランジスタQ_20aのエミツタは接地されている。トラン
ジスタQ_18aのエミツタは接地され、トランジスタQ_18aの
ベースはエミツタは接地されたNPN形トランジスタQ_19a
のベースに接続されてカレントミラー回路を構成してい
る。このトランジスタQ_19aのコレクタはNPN形トランジ
スタQ_21aのコレクタと共通に端子46aに接続され、更に
抵抗R_15aを介して電源端子40aに接続されている。トラ
ンジスタQ_21aのベースはトランジスタQ_10a，Q_11a夫々の
エミツタに接続され、エミツタは抵抗R_14aを介して接地
されている。上記のトランジスタQ_16a，Q_18a，Q_19a及び
抵抗R_12aにより第１の電流回路が構成され、トランジス
タQ_21aと抵抗R_14aにより第１の電流可変回路が構成され
ている。

上記のトランジスタQ_10a〜Q_15a等で構成される差動増幅
器はエラーアンプ11に相当し、端子43aは端子10、端子4
2aは端子14に相当し、端子45aはインピーダンス変換等
を行なう出力回路（図示せず）を介してコンパレータ15
の第１反転入力端子に接続されるものである。また、第
１の電流回路を構成するトランジスタQ_16a，Q_18a，Q_19a
及び抵抗R_12aは電流源29に相当し、第１の電流可変回路
を構成するトランジスタQ_21a及び抵抗R_14aは電流源28に
相当する。また、抵抗R_15aは抵抗R_8aに相当し、端子46a
がコンパレータ20の反転入力端子に接続され、端子40a
が端子３に接続されるものである。

昇圧回路４の端子６から正の電圧（＋12V）を出力する
場合、第５図示の端子42aには基準電圧発生器12よりの
一定電圧（＋1.8V）が端子13,14を介して供給され、端
子43aには端子６より取り出され定常状態において略電
圧1.8Vとされた検出電圧が供給される。トランジスタQ
_10a〜Q_21a夫々のベース・エミツタ間電圧を0.7Vとする
と、トランジスタQ_11a，Q_13aによって定常状態における
Ａ点の電圧は略3.2Vであり、この電圧をベースに供給さ
れるトランジスタQ_21aのコレクタ電流（基準電流に相当
する電流）は、Ａ点の電圧が1.4Vであるときの略２倍の
電流値となる。また、端子42aの電圧が1.8Vで一定であ
るため、トランジスタQ_16aのベース・エミツタ間電圧は
0.7V以下となりトランジスタQ_16aはオフ状態でそのコレ
クタ電流は零である。

端子６がシヨートされて電圧が＋12Vから0Vとなつたよ
うな場合、端子43aの電圧は1.8Vから急激に低下し、例
えば0Vとなる。トランジスタQ_11aとQ_13a，Q_10aとQ_12aの
夫々がPNPトランジスタのダーリントン接続であるた
め、端子42a,43aのうち電圧の低い端子43aの電圧が優先
されてＡ点の電圧は1.4Vまで低下し、トランジスタQ_21a
のコレクタ電流（基準電流に相当する電流）、つまり第
１の電流可変回路が抵抗R_15aに流す電流は定常状態の略
1/2まで減少する。これによつて前記の如きフの字特性
が得られ、スイツチングトランジスタQ₂及び端子６に接
続された回路が保護される。なお、この場合にも端子45
aより端子42a,43a夫々の電圧の差に応じた電圧が取り出
され、コンパレータ15の第１反転入力端子に供給される
ことは勿論である。例えば端子６の負荷抵抗が大となつ
て端子６の電圧が＋12Vから低下すると、端子43aの電圧
が＋1.8Vより低下するために差動増幅器のトランジスタ
Q_11a，Q_13aのエミツタ電流が増加するので端子45aの出
力電圧つまり誤差電圧は低下し、コンパレータ15より出
力されるスイツチングパルスのデユーテイ比は大となつ
て端子６の電圧を＋12Vに保持するよう動作する。

スイツチング制御回路２内のエラーアンプ21の主要部及
び電流源30,31を構成する回路の一実施例の回路図を第
６図に示す。この第６図の回路は第５図の回路と同一構
成である。第６図において、電源端子40bに一端を接続
された定電流回路41bの他端はPNP形トランジスタQ_10b，
Q_11b夫々のエミツタに接続されている。トランジスタQ
_10bのベースはコレクタを接地されたPNP形トランジスタ
Q_12bのエミツタに接続され、トランジスタQ_10bのベース
・エミツタ間は抵抗R_10bにより接続されている。トラン
ジスタQ_11bのベースはコレクタを接地されたPNP形トラ
ンジスタQ_13bのエミツタに接続され、トランジスタQ_11b
のベース・エミツタ間は抵抗R_11bにより接続されてい
る。トランジスタQ_10bのコレクタはエミツタを接地され
たNPN形トランジスタQ_14bのコレクタ及びベースに接続
されている。トランジスタQ_11bのコレクタはエミツタを
接地されたNPN形トランジスタQ_15bのコレクタに接続さ
れ、トランジスタQ_14b，Q_15bはベースを共通接続されて
カレントミラー回路を構成している。上記のダーリント
ン接続されたPNP形トランジスタQ_10b，Q_12b及びQ_11b，Q
_13bと、トランジスタQ_14b，Q_15bとにより差動増幅器が
構成されており、トランジスタQ_12bのベースは第４の入
力端子である反転入力端子42bに接続され、トランジス
タQ_13bのベースは第３の入力端子である非反転入力端子
43bに接続され、トランジスタQ_15bのコレクタは出力端
子45bに接続されている。

また、トランジスタQ_10b，Q_11b夫々のベースはPNP形ト
ランジスタQ_16b，Q_17b夫々のベースに接続されている。
トランジスタQ_16bのエミツタは抵抗R_12bを介して基準電
圧V_REF（＝1.8V）の供給される端子44bに接続され、コ
レクタはNPN形トランジスタQ_18bのベース及びコレクタ
に接続されている。トランジスタQ_17bのエミツタは抵抗
R_13bを介して端子44bに接続され、コレクタはNPN形トラ
ンジスタQ_20bのベース及びコレクタに接続されており、
トランジスタQ_20bのエミツタは接地されている。トラン
ジスタQ_18bのエミツタは接地され、トランジスタQ_18aの
ベースはエミツタを接地されたNPN形トランジスタQ_19b
のベースに接続されてカレントミラー回路を構成してい
る。このトランジスタQ_19bのコレクタはNPN形トランジ
スタQ_21bのコレクタと共通に端子46bに接続され、更に
抵抗R_15bを介して電源端子40bに接続されている。トラ
ンジスタQ_21bのベースはトランジスタQ_10b，Q_11b夫々の
エミツタに接続され、エミツタは抵抗R_14bを介して接地
されている。上記のトランジスタQ_16b，Q_18b，Q_19b及び
抵抗R_12aにより第２の電流可変回路が構成され、トラン
ジスタQ_21bと抵抗R_14bにより第２の電流回路が構成され
ている。

上記のトランジスタQ_10b〜Q_15b等で構成される差動増幅
器はエラーアンプ21に相当し、端子43bは端子25、端子4
2bは端子26に相当し、端子45bはインピーダンス変換等
を行なう出力回路（図示せず）を介してコンパレータ22
の第１反転入力端子に接続されるものである。また、第
２の電流可変回路を構成するトランジスタQ_16b，Q_18b，
Q_19b及び抵抗R_12bは電流源31に相当し、第２の電流回路
を構成するトランジスタQ_21b及び抵抗R_14bは電流源30に
相当する。また、抵抗R_15bは抵抗R_8bに相当し、端子46b
がコンパレータ23の反転入力端子に接続され、端子40b
が端子３に接続されるものである。

負電源回路５の端子９から負の電圧（−5V）を出力する
場合、第６図示の端子43bは接地され、端子42bには端子
９より取り出され定常状態において略電圧0Vとされた検
出電圧が供給される。端子43bが接地されているため、
トランジスタQ_10b〜Q_21b夫々のベース・エミツタ間電圧
を0.7Vとすると、トランジスタQ_11b，Q_13bによつてトラ
ンジスタQ_10b，Q_11b夫々のエミツタの接続点であるＡ点
の電圧は1.4Vで一定である。このため、トランジスタQ
_21bのコレクタ電流は一定とされている。定常状態にお
いては端子42bの電圧も略0Vであるため、トランジスタQ
_16bのベース電圧は略0.7Vであり、V_REFを1.8Vとした場
合トランジスタQ_16bのベース・エミツタ間には略1.1Vの
電圧が印加されトランジスタQ_16bはそのベース電圧に応
じたコレクタ電流を流す。トランジスタQ_18b，Q_19bはカ
レントミラー回路を構成しているのでトランジスタQ₁₉
のコレクタにはトランジスタQ_16bのコレクタ電流と略等
しい電流が流れ、抵抗R_15bにはトランジスタQ_21bのコレ
クタ電流及びトランジスタQ_19b（＝Q₁₆）のコレクタ電
流つまり基準電流に相当する電流が流れ、つまり、第２
の電流回路及び第２の電流可変回路で抵抗R_15bに基準電
流を流して電源端子40bの電圧Vccから抵抗R_15bの電圧降
下を減じた略一定の電圧が端子46bより出力される。

端子９がシヨートされて電圧が−5Vから0Vとなつたよう
な場合、端子42bの電圧は0Vから急激に上昇し、例えば
1.8V程度となる。このような場合、端子42bの電圧から
トランジスタQ_12b，Q_10bのベース・エミツタ間電圧によ
つてＡ点の電圧は3.2Vになりそうであるが、トランジス
タQ_10b〜Q_13bがPNP形トランジスタのダーリントン接続
であるため、端子42b,43bのうち低い方の電圧が優先さ
れてＡ点の電圧は1.4Vで一定である。従つてトランジス
タQ_21bのコレクタ電流は定常状態と同一の値を維持す
る。しかし、トランジスタQ_12bのエミツタは端子42bの
電圧（1.8V）からベース・エミツタ間電圧（0.7V）だけ
高い2.5VであるのでトランジスタQ_16bのベース・エミツ
タ間電圧は0.7V以下となりトランジスタQ_16bはオフとな
つてその動作を停止する。つまり、第２の電流可変回路
が抵抗R_15bに流す電流（基準電流に相当する電流）は０
となり、第２の電流回路のトランジスタQ_21bのコレクタ
電流だけが抵抗R_15bを流れる。このため、抵抗R_15bの電
圧降下が減少して端子46bの出力電圧が上昇する。これ
によつて前記の如きフの字特性が得られ、スイツチング
トランジスタQ₃及び端子９に接続された回路が保護され
る。なお、端子45bより端子42b,43b夫々の電圧の差に応
じた電圧が取り出され、コンパレータ22の第１反転入力
端子に供給されることは勿論である。例えば端子９の負
荷抵抗が大となつて端子端子９の電圧が−5Vから上昇す
ると、端子42bの電圧が0Vから上昇するために差動増幅
器のトランジスタQ_10b，Q_12bのエミツタ電流が減少し、
このため、トランジスタQ_11b，Q_13bのエミツタ電流が増
加するので端子45bの出力電圧（誤差電圧）は上昇し、
コンパレータ22より出力されるスイツチングパルスのデ
ユーテイ比は大となつて端子９の電圧を−5Vに保持する
よう動作する。

このようにして第５図、第６図に示す同一の回路構成を
有するスイツチング制御回路は正の電圧の直流出力を得
るスイツチングレギユレータ、及び負の電圧の直流出力
を得るスイツチングレギユレータに適用することができ
る。

発明の効果 上述の如く、本発明になるスイツチング制御回路は、正
の電圧の直流出力を得るスイツチングレギユレータ及び
負の電圧の直流出力を得るスイツチングレギユレータ夫
々の電流制限を行なうことができ、汎用性が高いという
特長を有している。

【図面の簡単な説明】

第１図は本発明回路の一実施例の回路構成図、第２図は
第１図示の回路各部の信号波形図、第３図は第１図示の
回路各部の信号波形図、第４図は第２図示の装置の特性
図、第５図は第１図示の回路の要部の回路図、第６図は
第１図示の回路の要部の回路図である。 1,3,6,9,40a,40b,42a〜46a,42b〜46b…端子、２…スイ
ツチング制御回路、４…昇圧回路、５…負電源回路、1
1,21…差動増幅器（エラーアンプ）、12…基準電圧発生
器、15,20,22,23…コンパレータ、16…三角波発振器、1
8,24…アンド回路、28〜31…電流源、R₁，R₂…リミツタ
抵抗、R_8a〜R_15a，、R_8b〜R_15b…抵抗、L₁，L₂…コイ
ル、D₁，D₂…ダイオード、C₁〜C₄…コンデンサ、Q_10a〜
Q_21a，Q_10b〜Q_21b…トランジスタ。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 実開 昭56−64125（ＪＰ，Ｕ) 実開 昭56−20385（ＪＰ，Ｕ) 実公 昭59−36146（ＪＰ，Ｙ２)

Claims (1)

【特許請求の範囲】
1. 【請求項１】直流入力をスイツチング素子（Q₂，Q₃）の
   オン・オフによりチヨツプした後平滑して正及び負の所
   望電圧の直流出力を得るスイツチングレギユレータの該
   スイツチング素子（Q₂，Q₃）をオン・オフせしめるスイ
   ツチングパルスを生成すると共に、該直流入力を該スイ
   ツチング素子（Q₂，Q₃）側に供給する過電流保護用のリ
   ミツタ抵抗（R₁，R₂）の電流が基準電流を越えたとき該
   スイツチング素子（Q₂，Q₃）へのスイツチングパルスの
   供給を制限するスイツチング制御回路であって、 第１の入力端子（14）に供給される正の直流出力に対す
   る所定の基準電圧と、第２の入力端子（10）に供給され
   る正の直流出力の検出電圧とを夫々差動増幅して誤差電
   圧を得る第１の差動増幅器（11）と、 該誤差電圧と三角波とを比較して該誤差電圧に応じたデ
   ユーテイ比のスイツチングパルスを生成する第１のコン
   パレータ（15）と、 該第２の入力端子（10）の電圧に基づいて該直流出力の
   負荷抵抗の異常減少による該正の直流出力の検出電圧の
   低下に応じて出力電流を減少させる第１の電流可変回路
   （28）と、 該第１の入力端子（14）の電圧に基づいて該正の直流出
   力時に所定の電流を出力する第１の電流回路（29）と、 該第１の電流可変回路（28）の出力電流と該第１の電流
   回路（29）の出力電流との和である該基準電流を比較用
   の電圧に変換する第１の抵抗（R_8a）と、 該リミツタ抵抗（R₁）から該スイツチング素子（Q₂）に
   供給される電圧と該比較用の電圧とを比較して該リミツ
   タ抵抗（R₁）からの電圧が高いときにのみスイツチング
   許可信号を生成する第２のコンパレータ（20）と、 該第２のコンパレータ（20）よりスイツチング許可信号
   が供給されているときのみ該第１のコンパレータ（15）
   よりのスイツチングパルスを出力する第１の論理回路
   （18）と、 第３の入力端子（25）に供給される負の直流出力に対す
   る所定の基準電圧と、第４の入力端子（26）に供給され
   る負の直流出力の検出電圧とを夫々差動増幅して誤差電
   圧を得る第２の差動増幅器（21）と、 該誤差電圧と三角波とを比較して該誤差電圧に応じたデ
   ユーテイ比のスイツチングパルスを生成する第３のコン
   パレータ（22）と、 該第４の入力端子（26）の電圧に基づいて該直流出力の
   負荷抵抗の異常減少による該負の直流出力の検出電圧の
   上昇に応じて出力電流を減少させる第２の電流可変回路
   （31）と、 該第３の入力端子（25）の電圧に基づいて該負の直流出
   力時に所定の電流を出力する第２の電流回路（30）と、 該第２の電流可変回路（31）の出力電流と該第２の電流
   回路（30）の出力電流との和である該基準電流を比較用
   の電圧に変換する第２の抵抗（R_8b）と、該リミツタ抵
   抗（R₂）から該スイツチング素子（Q₃）に供給される電
   圧と該比較用の電圧とを比較して該リミツタ抵抗（R₂）
   からの電圧が高いときにのみスイツチング許可信号を生
   成する第４のコンパレータ（23）と、 該第４のコンパレータ（23）よりスイツチング許可信号
   が供給されているときのみ該第３のコンパレータ（22）
   よりのスイツチングパルスを出力する第２の論理回路
   （24）とを有することを特徴とするスイツチング制御回
   路。