JP2006174585A - 帰還回路 - Google Patents

Abstract

【課題】誤差信号の振幅を制限することによって、一定値に収束するまでの時間を短縮することができる帰還回路を提供する。
【解決手段】所定周期および所定振幅の発振信号と、誤差信号との大きさの比較を行う比較回路と、前記比較回路の比較結果に基づいて発生する電圧と基準電圧との差に応じたレベルの前記誤差信号を発生する誤差検出回路と、を備えた帰還回路において、前記誤差信号の振幅を制限する振幅制限回路、を備えた。
【選択図】 図１

Description

本発明は、帰還回路に関する。

帰還回路の一例としてパルス幅変調（ＰＷＭ：Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）制御型の帰還回路が知られている。また、このようなＰＷＭ制御を用いる帰還回路として、例えば入力電圧を変圧した出力電圧を発生するＰＷＭ制御型の電源回路がある。図５は従来のＰＷＭ制御型の電源回路の構成を説明するための回路ブロック図である。

図５に示すＰＷＭ制御型の電源回路は、三角波発振回路（以下ＯＳＣ回路とする）１００、コンパレータ１０２、ドライバ１０４、エラーアンプ１０６を備えている。
エラーアンプ１０６の反転入力（−）端子には、ドライバ１０４から出力される出力電圧ＶＯＵＴが印加されるとともに、エラーアンプ１０６の出力が、位相補償用の容量性インピーダンスＺを介して帰還される。エラーアンプ１０６の非反転入力（＋）端子には基準電圧ＶＲＥＦが印加される。

そして、エラーアンプ１０６は、ドライバ１０４の出力電圧ＶＯＵＴと、基準電圧ＶＲＥＦと、の大きさを比較し、その誤差を増幅した誤差信号Ｅ０を出力する。
誤差信号Ｅ０は、ＰＷＭコンパレータ１０２の非反転入力（＋）端子に入力される。また、ＰＷＭコンパレータ１０２の反転入力（−）端子にはＯＳＣ回路１００によって生成される所定周期および所定振幅の三角波が入力される。そして、コンパレータ１０２は、誤差信号Ｅ０と三角波の大小比較結果に応じてハイレベルまたはローレベルとなる制御信号を出力する。

ドライバ１０４は、例えば、制御信号によってスイッチングする不図示のスイッチング素子を備えていえる。そしてドライバ１０４が、制御信号に応じてスイッチング素子のスイッチングを行い、不図示のコイルおよび平滑化コンデンサからなるＬＣフィルタに電流の充電または放電を行うことによって出力端子ＯＵＴから所定の直流電圧ＶＯＵＴを発生する。電圧ＶＯＵＴは出力端子ＯＵＴに印加されると共にエラーアンプ１０６の反転入力（−）端子に印加される。

以上の帰還回路のＰＷＭ制御を繰り返し行うことによって、出力電圧ＶＯＵＴを基準電圧ＶＲＥＦに近づけることができ、入力電圧ＶＣＣ（例えば５Ｖ）から一定のレギュレート電圧である出力電圧ＶＯＵＴ（例えば２．５Ｖ）を得ることができる。

このように、従来のＰＷＭ制御型の電源回路は、出力電圧ＶＯＵＴと基準電圧ＶＲＥＦとの差を示す誤差信号Ｅ０と三角波との大小比較に応じて制御信号を生成し、その制御信号を用いたＰＷＭ制御によって得られる出力電圧ＶＯＵＴから、さらに誤差信号Ｅ０を発生するという帰還動作を繰り返すことによって、出力電圧ＶＯＵＴを基準電圧ＶＥＲＦに近づけていた。
特開２００３−２１６２５４号公報

図６は、従来の電源回路におけるＰＷＭコンパレータ１０２の比較動作を説明するための図である。なお、図６は、電源投入時や出力端子ＯＵＴに過大負荷が接続された時など、出力電圧ＶＯＵＴがレギュレート電圧より低い状態からレギュレート電圧に収束する時の様子を示したものである。図６の横軸は時間であり、縦軸は電圧レベルである。ＯＳＣ回路１００からは常に電圧振幅が一定（例えば０．２〜０．５Ｖ）の三角波が出力されている。一方、誤差信号Ｅ０は、電源投入時や出力端子ＯＵＴに過大負荷が接続された時には（図６の左端）、出力電圧ＶＯＵＴが低くて基準電圧ＶＲＥＦとの差が大きいので、誤差信号Ｅ０の最大値である電圧ＶＣＣとなる。やがて、負荷が外されるか、または時間の経過に伴いドライバ１０４の出力電圧ＶＯＵＴが高くなると、誤差信号Ｅ０は徐々に低下していく。

この誤差信号Ｅ０の低下の傾きは、エラーアンプ１０６の出力電流能力の大きさによって変化する。さらに、誤差信号Ｅ０の低下の傾きは容量性インピーダンスＺの値によっても変化する。
エラーアンプ１０６の出力電流能力を、例えば１ｍＡにした場合、電圧ＶＣＣを５Ｖ、容量性インピーダンスＺを２２０ｐＦとすると誤差信号Ｅ０が入力電圧ＶＣＣ（例えば５Ｖ）から三角波の波高値（０．５Ｖ）に達するまでの期間Ｔａは、
Ｔａ＝（２２０Ｅ−１２）×（５−０．５）／１Ｅ−３≒１Ｅ−６＝１（μｓｅｃ）
となる。
一方、消費電力の低消費化のために、エラーアンプ１０６の出力電流能力を１μＡにした場合、誤差信号Ｅ０が三角波の波高値に達するまでの期間Ｔｃは、
Ｔｃ＝（２２０Ｅ−１２）×（５−０．５）／１Ｅ−６≒１Ｅ−３＝１（ｍｓｅｃ）
となる。このように、エラーアンプ１０６の出力電流能力を低くすることによって、誤差信号Ｅ０が三角波の波高値（０．５Ｖ）に達するまでの時間が非常に長くかかることになる。つまり、レギュレート電圧に収束するまでの時間が長くなる。

ドライバ１０４、ＰＷＭコンパレータ１０２、エラーアンプ１０６の閉ループ負帰還回路は、例えばドライバ１０４内のＬＣフィルタによる周波数特性を有している。そこで、容量性インピーダンスＺの容量値は、閉ループ負帰還回路が正帰還となって発振しないように位相余裕を確保すべく設定されている。エラーアンプ１０６の出力電流能力を小さくするほど、この誤差信号Ｅ０の傾きが緩やかに変化することになり、誤差信号Ｅ０が三角波の波高値に達するまでの時間が長くかかることになる。

このように、従来の帰還回路では、誤差信号Ｅ０が三角波の波高値から大きくずれてしまうことがあり、その場合、一定のレギュレート電圧に収束するまでの長くなるという問題があった。また、ＰＷＭ制御を開始するまでの時間はエラーアンプ１０６の出力電流能力に応じて変化するので、エラーアンプ１０６の出力電流能力を低くできない、すなわち、低消費電力化することができないという問題があった。

そこで、本発明は、誤差信号の振幅を制限し、当該誤差信号が三角波の波高値から所定値以上大きくならないようにすることによって、一定値に収束するまでの時間を短縮することができる帰還回路を提供することを目的とする。

前記課題を解決するための主たる発明は、所定周期および所定振幅の発振信号と、誤差信号との大きさの比較を行う比較回路と、前記比較回路の比較結果に基づいて発生する電圧と基準電圧との差に応じたレベルの前記誤差信号を発生する誤差検出回路と、を備えた帰還回路において、前記誤差信号の振幅を制限する振幅制限回路、を備えたことを特徴とする。

本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。

本発明によれば、誤差信号の振幅が制限されるので、一定値に収束するまでの時間を短縮することができる。

本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。

＝＝＝全体構成＝＝＝
図１は、本発明のＰＷＭ制御型の帰還回路の一例である電源回路を説明するための回路ブロック図である。図１に示すＰＷＭ制御型の電源回路は、三角波発振回路（以下、ＯＳＣ回路とする）１０、ＰＷＭコンパレータ１２（『比較回路』）、インバータ１４、Ｐチャンネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳとする）１６、Ｎチャンネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳとする）１８、エラーアンプ２０（『誤差検出回路』）、振幅リミット回路２２（『振幅制限回路』）、直列抵抗Ｒ１、Ｒ２、位相補償用コンデンサＣ２、位相補償用抵抗Ｒ３を備えている。また、図１において一点鎖線で囲まれた部分はドライバ１０４を構成している。

ＯＳＣ回路１０は、例えば電圧振幅が０．２〜０．５Ｖで、所定周期の三角波を発生する。
ＰＷＭコンパレータ１２の反転入力（−）端子にはＯＳＣ回路１０から出力される三角波が入力され、ＰＷＭコンパレータ１２の非反転入力（＋）端子には振幅リミット回路２２の出力信号が入力される。そしてＰＷＭコンパレータ１２は、振幅リミット回路２２の出力信号が三角波より大きい期間には「ＨＩＧＨ（以下、Ｈとする）」に相当する電圧を出力し、振幅リミット回路２２の出力信号が三角波より小さい期間には「ＬＯＷ（以下、Ｌとする）」に相当する電圧を出力する。

インバータ１４は、ＰＷＭコンパレータ１２の出力を反転させる。
ＰＭＯＳ１６およびＮＭＯＳ１８は、入力電圧ＶＣＣ（例えば５Ｖ）と接地ＶＳＳ間に直列に接続されたインバータ回路であり、ＰＭＯＳ１６およびＮＭＯＳ１８との接続点にはコイルＬの一端が接続される。また、ＰＭＯＳ１６およびＮＭＯＳ１８のゲートには、インバータ１４の出力が印加される。

コイルＬの他端はコンデンサＣの非接地側の電極と接続されるとともに、出力端子ＯＵＴと接続される。そして出力端子ＯＵＴから出力電圧ＶＯＵＴが出力される。
なお、コイルＬは、コンデンサＣに充電、放電を行うときにエネルギーを蓄えるものである。また、コイルＬは、電流径路が切り替わっても、しばらくの間、電流が流れていた方向に電流を流し続けようとし、コイルＬ内に蓄えたエネルギーを放出する。

また、コンデンサＣは、電荷を保持するとともに出力電圧ＶＯＵＴを平滑化するものである。
直列抵抗Ｒ１、Ｒ２は、出力端子ＯＵＴと接地ＶＳＳ間に接続され、出力電圧ＶＯＵＴを所定分圧するものである。本実施形態では抵抗Ｒ１と抵抗Ｒ２の抵抗値は等しいこととする。その場合、出力電圧ＶＯＵＴが２．５Ｖであるとすると、直列抵抗Ｒ１、Ｒ２の接続点に現れる電圧は１．２５Ｖとなる。

エラーアンプ２０の反転入力（−）端子には、直列抵抗Ｒ１、Ｒ２の接続部の電圧が印加されるとともに、エラーアンプ２０の出力が、直列接続された抵抗Ｒ３（例えば１００ｋΩ）とコンデンサＣ２（例えば１０００ｐＦ）を介して帰還される。なお、抵抗Ｒ３とコンデンサＣ２は発振を防止し、帰還回路の制御を安定に動作させるために設けられたものである。なお、抵抗Ｒ３とコンデンサＣ２は並列に接続されていてもよい。
エラーアンプ２０の非反転入力（＋）端子には、基準電圧ＶＲＥＦとして、例えば１．２５Ｖが印加される。そして、エラーアンプ２０は、基準電圧ＶＲＥＦと、出力電圧ＶＯＵＴを直列抵抗Ｒ１、Ｒ２で抵抗分圧した電圧とを比較し、その誤差を増幅した誤差信号Ｅ０を出力する。

振幅リミット回路２２は、誤差信号Ｅ０の振幅を制限し、誤差信号Ｅ０が三角波の波高値から所定値以上に大きくならないようにする。例えば、誤差信号Ｅ０が０．６Ｖ以下の場合には、誤差信号Ｅ０をそのまま出力し、誤差信号Ｅ０が０．６Ｖより大となる場合には、０．６Ｖを出力する。そして振幅リミット回路２２の出力信号は、ＰＷＭコンパレータ１２の非反転入力（＋）端子に入力される。

以上の構成の電源回路において、帰還動作を繰り返すことによって、出力電圧ＶＯＵＴは基準電圧ＶＲＥＦ（例えば１．２５Ｖ）の２倍に近づいていく。従って、入力電圧ＶＣＣ（例えば５Ｖ）から、入力電圧を変圧した出力電圧ＶＯＵＴ（例えば２．５Ｖ）を発生することができる。

なお、図１に示す電源回路において、コイルＬおよびコンデンサＣ以外の部分は集積化されている。また、インバータ１４、ＰＭＯＳ１６、ＮＭＯＳ１８、コイルＬ、コンデンサＣは、ドライバ（『駆動回路』）を構成している。

＝＝＝エラーアンプ＝＝＝
図２はエラーアンプ２０の構成の一例を示す回路図である。図２に示すエラーアンプ２０は、ＰＮＰ型バイポーラトランジスタ（以下ＰＮＰトランジスタとする）Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、ＮＰＮ型バイポーラトランジスタ（以下ＮＰＮトランジスタとする）Ｂ６、Ｂ７、Ｂ８、定電流回路Ｉを備えている。

ＰＮＰトランジスタＢ１、Ｂ２、Ｂ３のエミッタには、電源ＶＣＣから例えば５Ｖの電圧が印加される。ＰＮＰトランジスタＢ１、Ｂ２、Ｂ３のベースは互いに接続されるとともに、ダイオード接続されたＰＮＰトランジスタＢ１のコレクタは定電流回路Ｉに接続される。従って、ＰＮＰトランジスタＢ１と、ＰＮＰトランジスタＢ２、Ｂ３とは電流ミラー接続されており、ＰＮＰトランジスタＢ１、Ｂ２、Ｂ３のトランジスタサイズ比が１の場合、ＰＮＰトランジスタＢ１のコレクタ電流と等倍の定電流がＰＮＰトランジスタＢ２、Ｂ３のコレクタ電流として流れる。

ＰＮＰトランジスタＢ４のエミッタはＰＮＰトランジスタＢ２のコレクタと接続され、ＰＮＰトランジスタＢ４のコレクタはＮＰＮトランジスタＢ６のコレクタと接続されている。また、ＰＮＰトランジスタＢ４のベースはエラーアンプ２０の反転入力（−）端子と接続されている。

ＰＮＰトランジスタＢ５のエミッタはＰＮＰトランジスタＢ２のコレクタと接続され、ＰＮＰトランジスタＢ５のコレクタはＮＰＮトランジスタＢ７のコレクタと接続されている。また、ＰＮＰトランジスタＢ５のベースはエラーアンプ２０の非反転入力（＋）端子と接続されている。

ＮＰＮトランジスタＢ６とＮＰＮトランジスタＢ７は、エミッタがともに接地ＶＳＳされ、ＮＰＮトランジスタＢ６のベースとコレクタがダイオード接続された電流ミラー回路である。よって、ＮＰＮトランジスタＢ６とＮＰＮトランジスタＢ７のトランジスタサイズ比が１の場合、ＮＰＮトランジスタＢ６のコレクタ電流と等倍の電流がＮＰＮトランジスタＢ７のコレクタ電流として流れる。

ＮＰＮトランジスタＢ８のコレクタは、ＰＮＰトランジスタＢ３のコレクタと接続されるとともに、エラーアンプ２０の出力端子Ｅ０と接続されている。ＮＰＮトランジスタＢ８のエミッタは接地ＶＳＳされている。また、ＮＰＮトランジスタＢ８のベースはＰＮＰトランジスタＢ５のコレクタと接続されている。

出力端子Ｅ０は直列接続された抵抗Ｒ３とコンデンサＣ２を介して反転入力（−）端子と接続されている。

次にエラーアンプ２０の動作について説明する。

≪＋端子電圧が−端子電圧より大きい場合≫
ＰＮＰトランジスタＢ１、Ｂ２、Ｂ３のエミッタ−コレクタ間には常に定電流Ｉが流れている。また、ＰＮＰトランジスタＢ４とＰＮＰトランジスタＢ５のエミッタが共通に接続されているため、ＰＮＰトランジスタＢ４とＰＮＰトランジスタＢ５に流れる電流の和はＩとなる。すなわち、Ｉａ＋Ｉｂ＝Ｉという関係が成り立つ。

エラーアンプ２０の＋端子電圧が−端子電圧より大きい場合にはＰＮＰトランジスタＢ４のエミッタ−コレクタ間に流れる電流ＩａがＰＮＰトランジスタＢ５のエミッタ-コレクタ間に流れる電流Ｉｂより大きくなる。なお、電流ミラー接続されたＮＰＮトランジスタＢ６、Ｂ７もコレクタ−エミッタ間に電流Ｉａを流そうとする。そして、電流Ｉａが電流Ｉｂより大なのでＮＰＮトランジスタＢ８のベースには電流が供給されず、ＮＰＮトランジスタＢ８はオフとなる。よって、ＰＮＰトランジスタＢ３から出力端子Ｅ０に定電流Ｉが供給されるので出力端子Ｅ０の電圧は増加する。

≪＋端子電圧が−端子電圧より小さい場合≫
エラーアンプ２０の＋端子電圧が−端子電圧より小さい場合にはＰＮＰトランジスタＢ４のエミッタ−コレクタ間に流れる電流ＩａがＰＮＰトランジスタＢ５のエミッタ-コレクタ間に流れる電流Ｉｂより小さくなる。したがって、ＮＰＮトランジスタＢ８のベースに電流Ｉｂ−Ｉａが供給され、ＮＰＮトランジスタＢ８がオンとなる。そしてＰＮＰトランジスタＢ３のコレクタからＮＰＮトランジスタＢ８のコレクタに電流が流れるので、出力端子Ｅ０の電圧は減少する。

以上、説明したようにエラーアンプ２０は、−端子電圧と＋端子電圧の差に応じた誤差信号Ｅ０を出力する。

＝＝＝振幅リミット回路＝＝＝
図３は、振幅リミット回路２２の構成の一例を示す回路図である。本実施形態では振幅リミット回路２２として図３に示すようにＰＮＰトランジスタ２４を適用することとする。

ＰＮＰトランジスタ２４のエミッタにはエラーアンプ２０から出力される誤差信号Ｅ０が印加される。また、ＰＮＰトランジスタ２４のベースおよびコレクタは接地ＶＳＳ（『一定電圧』）されている。なお、ＰＮＰトランジスタ２４がオンするときのベース−エミッタ間電圧ＶＢＥは、三角波の波高値（例えば０．５Ｖ）以上の値、例えば０．６〜０．７Ｖであることとする。

誤差信号Ｅ０の電圧が電圧ＶＢＥより小さいときは、振幅リミット回路２２であるＰＮＰトランジスタ２４がオフなので、振幅リミット回路２２からは、誤差信号Ｅ０がそのまま出力される。
一方、誤差信号Ｅ０の電圧が電圧ＶＢＥ以上のときは、振幅リミット回路２２であるＰＮＰトランジスタ２４がオンし、エミッタ-コレクタ間に電流が流れる。よって、振幅リミット回路２２の出力電圧は電圧ＶＢＥに制御される。従って、このとき振幅リミット回路２２からは、ＰＮＰトランジスタ２４のエミッタに現れる電圧ＶＢＥが出力される。

このように、ＰＮＰトランジスタ２４を用いた振幅リミット回路２２は、誤差信号Ｅ０が電圧ＶＢＥより小さいときは誤差信号Ｅ０をそのまま出力し、誤差信号Ｅ０が電圧ＶＢＥより大きいときは電圧ＶＢＥを出力する。したがって、振幅リミット回路２２は、ＰＷＭコンパレータ１２の非反転入力（＋）端子に印加する電圧の最大値をＶＢＥに制限することができる。

＝＝＝電源回路の動作＝＝＝
次に、図１および図４を用いて本発明の帰還回路を用いた電源回路の動作について説明する。

図４は、本発明にかかる電源回路のＰＷＭコンパレータ１０２の比較動作を説明するための図である。なお、図４の横軸は時間であり、左端は電源投入した時間である。また、図４の縦軸は電圧レベルである。

電源投入時には、出力電圧ＶＯＵＴが初期状態（例えば０Ｖ）であり、抵抗Ｒ１、Ｒ２の接続部の電圧も０Ｖとなる。抵抗Ｒ１、Ｒ２の接続部の電圧レベルが基準電圧ＶＲＥＦ（例えば１．２５Ｖ）よりも低いので、エラーアンプ２０から出力される誤差信号Ｅ０は正のレベル（例えば入力電圧ＶＣＣの５Ｖ）となる。
誤差信号Ｅ０がＰＮＰトランジスタ２４の電圧ＶＢＥ（例えば、０．６Ｖ）よりも大きいので、ＰＮＰトランジスタ２４がオンし、ＰＷＭコンパレータ１２の＋端子には電圧ＶＢＥが印加される（Ａ点）。
ＰＷＭコンパレータ１２の−端子に印加される三角波に対する電圧振幅は０．２〜０．５Ｖなので、ＰＷＭコンパレータ１２の出力は「Ｈ」となる。
よって、ＰＷＭコンパレータ１２の出力がインバータ１４を介することで、ＰＭＯＳ１６はオンとなり、ＮＭＯＳ１８はオフとなる。すなわち、入力電圧ＶＣＣ→ＰＭＯＳ１６→コイルＬの径路の電流が流れ、コイルＬおよびコンデンサＣからなるＬＣフィルタ通過後の出力電圧ＶＯＵＴが高くなり、やがて誤差信号Ｅ０は電圧ＶＢＥよりも低くなる。

誤差信号Ｅ０が低下して三角波の上限値（Ｂ点）に達すると、ＰＷＭコンパレータ１２の出力が「Ｌ」となる期間が出てくる。このとき、誤差信号Ｅ０は三角波の電圧振幅の上限値であるので、ＰＷＭコンパレータ１２の出力の「Ｈ」の期間は長く、一方「Ｌ」の期間は短くなる。そして、ＰＷＭコンパレータ１２の出力は、インバータ１４を介してＰＭＯＳ１６およびＮＭＯＳ１８のゲートに印加されるので、ＰＭＯＳ１６のオンする期間は長く、ＮＭＯＳ１８のオンする期間は短いことになる。従って、誤差信号Ｅ０が三角波より上側にあったときと比べて、ＬＣフィルタ通過後の出力電圧ＶＯＵＴは、より低くなり、直列抵抗Ｒ１、Ｒ２と基準電圧ＶＲＥＦとで決まる設定電圧｛ＶＲＥＦ＊Ｒ１（１＋Ｒ２／Ｒ１）｝の値に近づいていく。なお、Ｒ１は抵抗Ｒ１の抵抗値であり、Ｒ２は抵抗Ｒ２の抵抗値である。例えば、出力電圧ＶＯＵＴを２．５Ｖに設定したい場合、基準電圧ＶＲＥＦを１．２５Ｖとし、Ｒ１とＲ２の値を等しく設定するのであるが、このとき入力電圧ＶＣＣが５Ｖであれば、誤差信号Ｅ０は三角波の電圧振幅の中心に近づく。

図４におけるＡ点とＢ点の差電圧（例えば０．１Ｖ）は、従来の差電圧（例えば５．５Ｖ）に比べて差が非常に小さいので、エラーアンプ２０の電流能力を小さくした場合においても、誤差信号Ｅ０が三角波の波高値に達するまでの期間Ｔａを短い時間とすることができる。エラーアンプ２０の出力電力能力を小さくすることによって、低消費化することができる。

なお、振幅リミット回路２２は、電源投入時のみでなく、出力電圧ＶＯＵＴに接続される負荷が急激に増減したときなど、誤差信号Ｅ０が三角波の波高値からずれてしまうような場合にも、出力電圧を電圧ＶＢＥに制限するので、ＰＷＭ制御が可能となるまでの期間を短くすることができる。

以上、説明したように、本発明の帰還回路は、誤差信号Ｅ０の振幅を制限する振幅リミット回路２２を設けることによって、ＰＷＭ制御を行う帰還回路でＰＷＭコンパレータ１２の反転入力（−）端子と非反転入力端子（＋）の電圧差が大きくならないので、レギュレート電圧に収束するまでの時間を短縮することができる。

また、本発明の帰還回路を、入力電圧を変圧した出力電圧を発生する電源回路に用いた場合、エラーアンプ２０の出力電流能力を低くすることができるので、電源回路の消費電力を低くすることができる。

誤差信号Ｅ０の振幅を制限する振幅リミット回路２２には、ＰＮＰバイポーラトランジスタ２４を用いることが可能である。この場合、誤差信号Ｅ０をＰＮＰバイポーラトランジスタ２４のＶＢＥ（例えば０．６Ｖ）以下に制限する振幅リミット回路２２を簡易に構成することができる。

また、一般に位相補償ポールを十分低く設定することで、ＬＣフィルタの周波数特性に依存せず、発振しない安定したスイッチングレギュレータ制御が行える。しかし、位相補償用抵抗Ｒ３と位相補償用コンデンサＣ２の時定数が大きくなるため、振幅リミット回路２２が無い場合には、一定のレギュレート電圧に収束するまでの収束時間が長くなってしまう。本発明の帰還回路では、安定な位相補償かつ短いレギュレート収束時間を両立することができる。

以上、本実施の形態について、その実施の形態に基づき具体的に説明したが、これに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

本発明のＰＷＭ制御型の帰還回路を説明するための回路ブロック図である。 エラーアンプの構成の一例を示す回路図である。 振幅リミット回路の構成の一例を示す回路図である。 本発明にかかる帰還回路のＰＷＭコンパレータの比較動作を説明するための図である。 従来のＰＷＭ制御型の帰還回路の構成を説明するための回路ブロック図である。 従来の帰還回路のＰＷＭコンパレータの比較動作を説明するための図である。

符号の説明

１０ 三角波発振回路
１２ コンパレータ
１４ インバータ
１６ Ｐ型ＭＯＳＦＥＴ
１８ Ｎ型ＭＯＳＦＥＴ
２０ エラーアンプ
２２ 振幅リミット回路

Claims (5)

1. 所定周期および所定振幅の発振信号と、誤差信号との大きさの比較を行う比較回路と、
   前記比較回路の比較結果に基づいて発生する電圧と基準電圧との差に応じたレベルの前記誤差信号を発生する誤差検出回路と、
   を備えた帰還回路において、
   前記誤差信号の振幅を制限する振幅制限回路、
   を備えたことを特徴とする帰還回路。
2. 前記比較回路は、
   当該比較回路の比較結果に応じて、入力電圧を変圧した出力電圧を発生する駆動回路の動作を制御し、
   前記比較回路の比較結果に基づいて発生する電圧は、
   前記出力電圧または当該出力電圧を所定分圧した電圧の何れかであることを特徴とする請求項１に記載の帰還回路。
3. 前記振幅制限回路は、
   前記誤差信号がエミッタに印加され、予め定められた固定電圧がベースおよびコレクタに印加されるＰＮＰ型バイポーラトランジスタであり、
   前記ＰＮＰ型バイポーラトランジスタの前記エミッタに現れる電圧が、前記誤差信号として前記比較回路に印加されることを特徴とする請求項１または２に記載の帰還回路。
4. 前記駆動回路は、
   前記出力電圧が一方の電極に現れる平滑コンデンサを前記比較回路の比較結果に応じて充電または放電するためのインバータ回路を有する、ことを特徴とする請求項２または３に記載の帰還回路。
5. 前記誤差検出回路は、
   前記比較回路の比較結果に基づいて発生する電圧が印加される端子と、当該誤差検出回路の出力端子との間に位相補償回路を有する、ことを特徴とする請求項１乃至４の何れかに記載の帰還回路。
   
   

Images