JPH0263140A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0263140A JPH0263140A JP63214320A JP21432088A JPH0263140A JP H0263140 A JPH0263140 A JP H0263140A JP 63214320 A JP63214320 A JP 63214320A JP 21432088 A JP21432088 A JP 21432088A JP H0263140 A JPH0263140 A JP H0263140A
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- capacitor
- metallization
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 239000003990 capacitor Substances 0.000 claims abstract description 25
- 239000000919 ceramic Substances 0.000 abstract description 20
- 238000000034 method Methods 0.000 abstract description 6
- 230000001939 inductive effect Effects 0.000 abstract description 4
- 238000005476 soldering Methods 0.000 abstract description 4
- 238000001465 metallisation Methods 0.000 description 36
- 230000000694 effects Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000007740 vapor deposition Methods 0.000 description 2
- 230000006698 induction Effects 0.000 description 1
Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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-
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- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔所業上の利用分野〕
この発明はインピーダンス整合を必要とする半導体装置
の半導体チップを装着する基板に関するものである。
の半導体チップを装着する基板に関するものである。
第３図は従来のバイポーラ高周波高出力トランジスタの
斜視図で、図において、（１）はセラミック基板、＋２
＋ 、 （３）はセラミック基板（１）上に蒸着等によ
って形成された入力側メタライズおよび出力側メタライ
ズ、１４）ｔ−１半導体チップ、（５） 、 （６１は
半導体チップ（４）上面のペース電極およびエミッタ電
極、（１１は接地ブリッジ、αυは入力側メタライズ（
２）とペース電極（５）を結ぶ入力ワイヤ、α◆はセラ
ミック基板１１）上の接地メタライズ、（至）は接地メ
タライズαぐ上に装着されるＭＯＳキャパシタチップ、
Ｑす、θつはＭＯＳキャパシタチップ（２）上に形成さ
れるキャパシタ電極および接地電極、（イ）はエミッタ
電極（６）と接地ブリッジ員、接地電ハαカを結ぶ接地
ワイヤである。
斜視図で、図において、（１）はセラミック基板、＋２
＋ 、 （３）はセラミック基板（１）上に蒸着等によ
って形成された入力側メタライズおよび出力側メタライ
ズ、１４）ｔ−１半導体チップ、（５） 、 （６１は
半導体チップ（４）上面のペース電極およびエミッタ電
極、（１１は接地ブリッジ、αυは入力側メタライズ（
２）とペース電極（５）を結ぶ入力ワイヤ、α◆はセラ
ミック基板１１）上の接地メタライズ、（至）は接地メ
タライズαぐ上に装着されるＭＯＳキャパシタチップ、
Ｑす、θつはＭＯＳキャパシタチップ（２）上に形成さ
れるキャパシタ電極および接地電極、（イ）はエミッタ
電極（６）と接地ブリッジ員、接地電ハαカを結ぶ接地
ワイヤである。
次に動作について説明する。半導体チップ（４）は出力
側メタライズ（３）にＭＯ８キャパシタチップＯｎは接
地メタライズ（ロ）にそれぞれ半田けけ等により電気的
に接続されている。また、接地ブリッジ（１１゜接地メ
タライズα→、接地電極αηは、いずれもＯ電位になっ
ている。
側メタライズ（３）にＭＯ８キャパシタチップＯｎは接
地メタライズ（ロ）にそれぞれ半田けけ等により電気的
に接続されている。また、接地ブリッジ（１１゜接地メ
タライズα→、接地電極αηは、いずれもＯ電位になっ
ている。
入力側メタライズ（２）より入力される特性インピーダ
ンスを持つ高周波信号は入力ワイヤへめの誘導成分とＭ
ＯＳキャパシタチップ（１１とキャパシタ電極αＱによ
る容量成分によシ、半導体チップ（４）固有のインピー
ダンスに変換され、ペース電極（５）に入シ増幅され、
出力側メタライズ（３）より外部回路に至る。接地され
ているニオツタ電極（６）は０電位に至るまで余分な誘
導成分を持つことは動作上好ましくないので、その近傍
にある接地ブリッジＱｌ 。
ンスを持つ高周波信号は入力ワイヤへめの誘導成分とＭ
ＯＳキャパシタチップ（１１とキャパシタ電極αＱによ
る容量成分によシ、半導体チップ（４）固有のインピー
ダンスに変換され、ペース電極（５）に入シ増幅され、
出力側メタライズ（３）より外部回路に至る。接地され
ているニオツタ電極（６）は０電位に至るまで余分な誘
導成分を持つことは動作上好ましくないので、その近傍
にある接地ブリッジＱｌ 。
接地電極（ロ）に最短距離で電気的接続されている０図
には示していないが、セラミック基板（１）の主面は通
常全面メタライズされておりまた、インピーダンス整合
は通常、図中以外の回路によってもなされる。
には示していないが、セラミック基板（１）の主面は通
常全面メタライズされておりまた、インピーダンス整合
は通常、図中以外の回路によってもなされる。
従来の半導体装置はＭＯ８ギヤパシタチップを半田付け
しなければならず、組立時に多少の位置ずれが生じ、一
般に、周波数が高くなるにつれてＭＯＳキャパシタの位
置ずれ、容ｔｔ：動のインピーダンス変動量が大きく整
合が困龜となる。また、組立工程が多い程製造時間、製
１に貴が嵩む等の問題点があった。
しなければならず、組立時に多少の位置ずれが生じ、一
般に、周波数が高くなるにつれてＭＯＳキャパシタの位
置ずれ、容ｔｔ：動のインピーダンス変動量が大きく整
合が困龜となる。また、組立工程が多い程製造時間、製
１に貴が嵩む等の問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、組立工程数を低減し、製品のばらつきを少な
くシ、安定した性能を得るとともに、Ｍ造費を低減する
ことを目的とする。
たもので、組立工程数を低減し、製品のばらつきを少な
くシ、安定した性能を得るとともに、Ｍ造費を低減する
ことを目的とする。
（ｌｌｌｉ題を解決するための手段〕
この発明に係る半導体装置はインピーダンス整合用のＭ
ＯＳ−？ヤパシタを廃し、基板メタライズによシキャパ
シタンス、接地電極を形成したもので、また、高容量を
得るために、キャパシタンス部の基板厚も変化させ、ス
ルーホールを形成することでセラミック基板の一主面の
電極を他主面へ導くことも行う。
ＯＳ−？ヤパシタを廃し、基板メタライズによシキャパ
シタンス、接地電極を形成したもので、また、高容量を
得るために、キャパシタンス部の基板厚も変化させ、ス
ルーホールを形成することでセラミック基板の一主面の
電極を他主面へ導くことも行う。
この発明における半導体装置はセラミック基板の一主面
が全面メタライズされている誘電体基板の他主面にメタ
ライズ電極を形成しキャパシタとして用い、また、セラ
ミック基板厚を変化させ電極間距離を変化させることで
、種々の容量を得ることを可能とし、また、スルーホー
ルによシセラミック基板の一主面の電極を他主面に導く
ことによって不要な誘導成分、抵抗成分を低減すること
ができる。
が全面メタライズされている誘電体基板の他主面にメタ
ライズ電極を形成しキャパシタとして用い、また、セラ
ミック基板厚を変化させ電極間距離を変化させることで
、種々の容量を得ることを可能とし、また、スルーホー
ルによシセラミック基板の一主面の電極を他主面に導く
ことによって不要な誘導成分、抵抗成分を低減すること
ができる。
以下、この発明の一実施例を図について説明する。第１
図において、（１）はセラミック基板、ｆ２） 。
図において、（１）はセラミック基板、ｆ２） 。
（３）はセラミック基板（１）上に蒸着等によって形成
された入力ＩＩメタライズおよび出力側メタライズ、（
４）は半導体チップ、（５） 、 （６１は半導体チッ
プ（４）上面のペース電極およびエミッタ電極、（７）
、 （８）はセラミック基板（１）上に形成されたキ
ャパシタメタライズおよび接地メタ２イズ、（９）はセ
ラミック基板＋１）の両主面を電気的に接続するスルー
ホール、顛は接地ブリッジ、（ロ）は入力側メタライズ
（２）とペース電極（５）を結ぶ入力ワイヤ、（２）は
二よツタ電極（６）と接地ブリツタＱｌ接地メタライズ
（８）を結ぶ接地ワイヤである。
された入力ＩＩメタライズおよび出力側メタライズ、（
４）は半導体チップ、（５） 、 （６１は半導体チッ
プ（４）上面のペース電極およびエミッタ電極、（７）
、 （８）はセラミック基板（１）上に形成されたキ
ャパシタメタライズおよび接地メタ２イズ、（９）はセ
ラミック基板＋１）の両主面を電気的に接続するスルー
ホール、顛は接地ブリッジ、（ロ）は入力側メタライズ
（２）とペース電極（５）を結ぶ入力ワイヤ、（２）は
二よツタ電極（６）と接地ブリツタＱｌ接地メタライズ
（８）を結ぶ接地ワイヤである。
第２図は第１図の断面正面図であシ、図において、（至
）は第１図で示さなかった他主面全体になされた裏面メ
タライズである。なお、他の符号は上記第１図と同一部
分を示す。
）は第１図で示さなかった他主面全体になされた裏面メ
タライズである。なお、他の符号は上記第１図と同一部
分を示す。
次にこの発明の動作について説明する。半導体チップ（
４）は出力側メタライズ（３）に半田付は等により電気
的接続されている。また、接地ブリッジαＱ。
４）は出力側メタライズ（３）に半田付は等により電気
的接続されている。また、接地ブリッジαＱ。
接地メタライズ（８）、裏面メタライズ（６）はＯ電位
となっている。
となっている。
入力側メタライズ（２）よ多入力される高周波信号は入
力ワイヤ（ロ）の誘導成分と、誘電体であるセラミック
基板（１）とそれを挾むように形成されたキャパシタメ
タライズ（７）、裏面メタライズ（２）によって得られ
る容量成分によって、半導体チップ（４）固有のインピ
ーダンスに変換され、ペース電極に入シ増幅され、出力
側メタライズ（３）よシ外部回路に至る。接地メタライ
ズ（８）はスルーホール（９）によシ裏面メタライズ（
至）に電気的接続されている。
力ワイヤ（ロ）の誘導成分と、誘電体であるセラミック
基板（１）とそれを挾むように形成されたキャパシタメ
タライズ（７）、裏面メタライズ（２）によって得られ
る容量成分によって、半導体チップ（４）固有のインピ
ーダンスに変換され、ペース電極に入シ増幅され、出力
側メタライズ（３）よシ外部回路に至る。接地メタライ
ズ（８）はスルーホール（９）によシ裏面メタライズ（
至）に電気的接続されている。
また、第２図に示すように、セラミック基板（１）のキ
ャパシタメタライズ（７）、接地メタライズ（８）直下
の厚みを薄くシ、その分だけ裏面メタライズ（至）の厚
みは厚くしである。これは、キャパシタメタライズ（７
）の面積当シの容量を増加させる効果とエミッタ電極（
６）を流れる電流がより小さい誘導成分、抵抗成分にて
０電位に至らしめる効果がある。なお、セラミック基板
（１）のキャパシタメタライズ（７）によ）容量成分形
成することで、ＭＯＳキャパシタ半田付けの工程を省略
できる。
ャパシタメタライズ（７）、接地メタライズ（８）直下
の厚みを薄くシ、その分だけ裏面メタライズ（至）の厚
みは厚くしである。これは、キャパシタメタライズ（７
）の面積当シの容量を増加させる効果とエミッタ電極（
６）を流れる電流がより小さい誘導成分、抵抗成分にて
０電位に至らしめる効果がある。なお、セラミック基板
（１）のキャパシタメタライズ（７）によ）容量成分形
成することで、ＭＯＳキャパシタ半田付けの工程を省略
できる。
なお、上記実施例ではバイポーラ高周波高出力トランジ
スタを用いた場合を示したが、上記実施例と同様にセラ
ミック基板（１）上にインピーダンス整合回路を有する
半導体装置、例えば高周波高出力混成集積回路等であっ
ても同等の効果を奏する。
スタを用いた場合を示したが、上記実施例と同様にセラ
ミック基板（１）上にインピーダンス整合回路を有する
半導体装置、例えば高周波高出力混成集積回路等であっ
ても同等の効果を奏する。
以上のようにこの発明によれば、半導体チップを装着す
る誘電体セラミック基板のメタライズ部によってキャパ
シタを形成し、容量をセラミック基板の厚みを調整する
ようにしたので、基板の加工、基板メタライズの工程に
おいてインピーダンス整合用キャパシタを形成できるの
で、従来のようなＭＯＳキャパシタ装着の工程が省略で
き、その上、部品点数削減によるＩＪ造ばらつきの減少
もできるという効果を有する。
る誘電体セラミック基板のメタライズ部によってキャパ
シタを形成し、容量をセラミック基板の厚みを調整する
ようにしたので、基板の加工、基板メタライズの工程に
おいてインピーダンス整合用キャパシタを形成できるの
で、従来のようなＭＯＳキャパシタ装着の工程が省略で
き、その上、部品点数削減によるＩＪ造ばらつきの減少
もできるという効果を有する。
メタライズ、（３ンは出力側メタライズ、（４）は半導
体チップ、（５）はベース電極、（６）はエミッタ電極
、（７）はキャパシタメタライズ、（８）は接地メタラ
イズ、（９）はスルーホール、αＯは接地ブリッジ、（
１１）は入力ワイヤ、（２）は接地ワイヤ、（至）は裏
面メタライズで６る０ なお、図中、同一符号は同一、又は相当部分を示す。
体チップ、（５）はベース電極、（６）はエミッタ電極
、（７）はキャパシタメタライズ、（８）は接地メタラ
イズ、（９）はスルーホール、αＯは接地ブリッジ、（
１１）は入力ワイヤ、（２）は接地ワイヤ、（至）は裏
面メタライズで６る０ なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- インピーダンス整合を必要とする半導体装置において、
半導体チップを装着する基板のメタライズ部をキャパシ
タとして用いたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214320A JPH0263140A (ja) | 1988-08-29 | 1988-08-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214320A JPH0263140A (ja) | 1988-08-29 | 1988-08-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0263140A true JPH0263140A (ja) | 1990-03-02 |
Family
ID=16653806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63214320A Pending JPH0263140A (ja) | 1988-08-29 | 1988-08-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0263140A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997012263A3 (de) * | 1995-09-29 | 1997-06-05 | Siemens Ag | Transponder und verfahren zur herstellung eines transponders |
-
1988
- 1988-08-29 JP JP63214320A patent/JPH0263140A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997012263A3 (de) * | 1995-09-29 | 1997-06-05 | Siemens Ag | Transponder und verfahren zur herstellung eines transponders |
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