JPH0262052A - 薄膜トランジスタマトリクスの製造方法 - Google Patents
薄膜トランジスタマトリクスの製造方法Info
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- JPH0262052A JPH0262052A JP63213315A JP21331588A JPH0262052A JP H0262052 A JPH0262052 A JP H0262052A JP 63213315 A JP63213315 A JP 63213315A JP 21331588 A JP21331588 A JP 21331588A JP H0262052 A JPH0262052 A JP H0262052A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
液晶駆動用の薄膜トランジスタマトリクスの製造方法に
関し、 簡単な製造工程により効果的にパスラインを低抵抗化す
ることを目的とし、 透明絶縁性基板上に、第１の導電膜と第２の導電膜を積
層し、これをパターニングして２層構造のゲートバスラ
インと該ゲートバスラインに接続するゲート電極を形成
する工程と、該ゲートバスライン及びゲート電極上に眉
間絶縁膜を形成し、核層間絶縁膜上に前記ゲートバスラ
イン上を被覆するレジスト膜を形成し、該レジスト膜を
マスクとして前記層間絶縁膜の露出部を除去するととも
に、ゲート電極部で露出した第２の導電層を除去する工
程を含むよう構成する。
関し、 簡単な製造工程により効果的にパスラインを低抵抗化す
ることを目的とし、 透明絶縁性基板上に、第１の導電膜と第２の導電膜を積
層し、これをパターニングして２層構造のゲートバスラ
インと該ゲートバスラインに接続するゲート電極を形成
する工程と、該ゲートバスライン及びゲート電極上に眉
間絶縁膜を形成し、核層間絶縁膜上に前記ゲートバスラ
イン上を被覆するレジスト膜を形成し、該レジスト膜を
マスクとして前記層間絶縁膜の露出部を除去するととも
に、ゲート電極部で露出した第２の導電層を除去する工
程を含むよう構成する。
本発明は液晶駆動用の薄膜トランジスタ（ＴＰＴ）マト
リクスの製造方法に関する。
リクスの製造方法に関する。
近年、薄膜トランジスタマトリクスは、表示面積の大型
化、高画質化が進展し、素子の集積度がますます増大す
る。このように素子を高集積化するには、無欠陥、低コ
ストのみならず、パスラインをより低抵抗化する必要が
ある。
化、高画質化が進展し、素子の集積度がますます増大す
る。このように素子を高集積化するには、無欠陥、低コ
ストのみならず、パスラインをより低抵抗化する必要が
ある。
従来の薄膜トランジスタマトリクスの低抵抗ゲート基板
の形成法を、第５図（ａ）〜（匂により説明する。同図
の（ａ）〜（ｅ）は要部断面図であって、要部平面図の
（ｆ）、 （ｇ）のＡ−Ａ矢視部所面を示す。
の形成法を、第５図（ａ）〜（匂により説明する。同図
の（ａ）〜（ｅ）は要部断面図であって、要部平面図の
（ｆ）、 （ｇ）のＡ−Ａ矢視部所面を示す。
第５図（ａ）、 （ｆ）に見られる如く、透明絶縁性基
板としてのガラス基板１上にＴｉ成膜を形成し、これを
パターニングしてゲート電極Ｇおよびゲートバスライン
Ｂｅを形成し、第５図（ｂ）に見られる如く、その上に
／ｌ膜３を形成する。
板としてのガラス基板１上にＴｉ成膜を形成し、これを
パターニングしてゲート電極Ｇおよびゲートバスライン
Ｂｅを形成し、第５図（ｂ）に見られる如く、その上に
／ｌ膜３を形成する。
次いで第５図（ｃ）、 （ｇ）に示すように、上記ゲー
トバスラインＢ、上にレジスト膜４を形成し、第５図（
ｄ）に示す如く、これをマスクとしてＡｌ成膜の露出部
を除去する。この後上記レジスト膜４を除去して、第５
図（ｅ）に示す如く、ゲートバスラインＢ、上にのみＡ
Ｉ！、膜３を残す。
トバスラインＢ、上にレジスト膜４を形成し、第５図（
ｄ）に示す如く、これをマスクとしてＡｌ成膜の露出部
を除去する。この後上記レジスト膜４を除去して、第５
図（ｅ）に示す如く、ゲートバスラインＢ、上にのみＡ
Ｉ！、膜３を残す。
この従来の低抵抗パスラインの形成法は、フォトリソグ
ラフィ工程を２回必要とするため、製造工程が複雑にな
る。
ラフィ工程を２回必要とするため、製造工程が複雑にな
る。
更に、かかる低抵抗ゲートバスライン形成法を用いて作
製したＴＰＴ基板は、第６図の要部断面図に示す如く、
上述のようにしてゲート電極Ｇを形成した後に、化学気
相成長（Ｐ−ＣＶＤ）法により、５ｉＮ（窒化シリコン
）膜のようなゲート絶縁膜５とその上に動作半導体層６
を連続的に形成する。そのため、本工程においてＡｆ［
３とゲート絶縁膜５中のＳｉが反応し、折角低抵抗膜と
して設けたＡｆ成膜の抵抗が増加し、従ってゲートバス
ラインＢ６の抵抗が増大してしまう。
製したＴＰＴ基板は、第６図の要部断面図に示す如く、
上述のようにしてゲート電極Ｇを形成した後に、化学気
相成長（Ｐ−ＣＶＤ）法により、５ｉＮ（窒化シリコン
）膜のようなゲート絶縁膜５とその上に動作半導体層６
を連続的に形成する。そのため、本工程においてＡｆ［
３とゲート絶縁膜５中のＳｉが反応し、折角低抵抗膜と
して設けたＡｆ成膜の抵抗が増加し、従ってゲートバス
ラインＢ６の抵抗が増大してしまう。
なお、同図の７は眉間絶縁膜、Ｓはソース電極。
Ｄはドレイン電極、ＢＤはドレインパスラインを示す。
このように従来の薄膜トランジスタマトリクスの製造方
法では、低抵抗パスライン形成工程が複雑となり、製造
コストが高くなるばかりでなく、製造工程中にパスライ
ン抵抗が変化し、抵抗が高くなるという問題があり、パ
スラインを低抵抗化するという目的を十分に達成できた
とは言い難った。
法では、低抵抗パスライン形成工程が複雑となり、製造
コストが高くなるばかりでなく、製造工程中にパスライ
ン抵抗が変化し、抵抗が高くなるという問題があり、パ
スラインを低抵抗化するという目的を十分に達成できた
とは言い難った。
本発明は簡単な製造工程により効果的にパスラインを低
抵抗化することを目的とする。
抵抗化することを目的とする。
第１図（ａ）〜（６）により発明の詳細な説明する。な
お同図（ａ）〜（ｅ）は要部断面図で、要部平面図の同
図（ｆ）、 （ｇ）におけるＡ−Ａ矢視部所面を示す。
お同図（ａ）〜（ｅ）は要部断面図で、要部平面図の同
図（ｆ）、 （ｇ）におけるＡ−Ａ矢視部所面を示す。
透明絶縁性基板１上に、第１の導電膜としてのＴｉ成膜
と、その上に第２の導電膜としてのＡ２膜３を同一チャ
ンバー内で成膜し、次いでゲートパターン（このゲート
パターンとは、ゲート電極ＧとゲートバスラインＢ、の
総称として用いる）を画定するためのレジスト膜４を形
成する〔第１図（ａ）、 （ｆ）参照〕。
と、その上に第２の導電膜としてのＡ２膜３を同一チャ
ンバー内で成膜し、次いでゲートパターン（このゲート
パターンとは、ゲート電極ＧとゲートバスラインＢ、の
総称として用いる）を画定するためのレジスト膜４を形
成する〔第１図（ａ）、 （ｆ）参照〕。
このレジスト膜４マスクとして／ｌ膜３とＴｉ成膜の露
出部を除去し、レジスト膜４を剥離する〔第１図（ｂ）
参照〕。
出部を除去し、レジスト膜４を剥離する〔第１図（ｂ）
参照〕。
次いで眉間絶縁膜７を形成し、その上に眉間絶縁膜７の
パターン画定用のレジスト膜８を形成する〔第１図（Ｃ
）参照〕。
パターン画定用のレジスト膜８を形成する〔第１図（Ｃ
）参照〕。
このレジスト膜８をマスクとして、眉間絶縁膜７の露出
部を除去し、更にゲート電極Ｇ上のＡｆ成膜を除去する
〔第１図（ｄ）参照〕。
部を除去し、更にゲート電極Ｇ上のＡｆ成膜を除去する
〔第１図（ｄ）参照〕。
しかる後、上記レジスト膜８を除去する〔第１図（ｅ）
参照〕。
参照〕。
以上でＴｉ成膜のみからなるゲート電ＦｉＡＧと、Ａｌ
成膜とＴｉ成膜との積Ｎ膜からなり、且つ、層間絶縁膜
７に被覆されたゲートバスラインＢ。
成膜とＴｉ成膜との積Ｎ膜からなり、且つ、層間絶縁膜
７に被覆されたゲートバスラインＢ。
が形成される。
この後、ゲート絶縁膜５．動作半導体層６を形成し、ソ
ース電極Ｓ及びドレイン電極りを形成した後、ドレイン
パスラインＢ。を形成して、第２図（ａ）に示す薄膜ト
ランジスタが得られる。
ース電極Ｓ及びドレイン電極りを形成した後、ドレイン
パスラインＢ。を形成して、第２図（ａ）に示す薄膜ト
ランジスタが得られる。
なお、第２図（ｂ）は一つの画素を示す要部平面図で、
（ａ）は（ｂ）のＡ−Ａ矢視部断面を示す要部断面図で
ある。
（ａ）は（ｂ）のＡ−Ａ矢視部断面を示す要部断面図で
ある。
上記製造方法によれば眉間絶縁膜をバターニングするレ
ジスト膜８を、ゲート電極Ｇ上のＡｆ成膜を除去する際
にも使用する。このようにレジスト膜８を共用するので
、製造工程が簡単になる。
ジスト膜８を、ゲート電極Ｇ上のＡｆ成膜を除去する際
にも使用する。このようにレジスト膜８を共用するので
、製造工程が簡単になる。
またＡ２膜３の上に眉間絶縁膜７を形成した後に、Ｐ−
ＣＶＤ法によりゲート絶縁膜を形成するため１．Ａｆ成
膜がＳｉと反応することがなく、従ってゲートバスライ
ンＢ、の抵抗が増加しない。
ＣＶＤ法によりゲート絶縁膜を形成するため１．Ａｆ成
膜がＳｉと反応することがなく、従ってゲートバスライ
ンＢ、の抵抗が増加しない。
以下本発明の一実施例を第３図（ａ）〜（ｊ）により説
明する。
明する。
透明絶縁性基板としてのガラス基板１上に、スパッタリ
ング法によりＴｉ膜（厚さ約４０ｎｍ）２とその上にＡ
２膜（厚さ約５０ｎｍ）３を形成する。〔第３図（ａ）
〕 次いでその上にゲートパターン画定用のレジスト膜４を
形成する〔第３図（ｂ）、 （ｉ））。
ング法によりＴｉ膜（厚さ約４０ｎｍ）２とその上にＡ
２膜（厚さ約５０ｎｍ）３を形成する。〔第３図（ａ）
〕 次いでその上にゲートパターン画定用のレジスト膜４を
形成する〔第３図（ｂ）、 （ｉ））。
次いで上記レジスト膜４をマスクとして、下層のＡ／２
膜３およびＴｉ膜２をエツチングし、その後レジスト膜
４を除去する〔第３図（Ｃ）〕。
膜３およびＴｉ膜２をエツチングし、その後レジスト膜
４を除去する〔第３図（Ｃ）〕。
次いで層間絶縁膜として、例えば日立化成社製のポリイ
ミドＰＩＱ−Ｌ１００を１１００ｎの厚さに塗布し、加
熱処理を施して硬化させ、ポリイミド膜７を形成する〔
第３図（ｄ））。
ミドＰＩＱ−Ｌ１００を１１００ｎの厚さに塗布し、加
熱処理を施して硬化させ、ポリイミド膜７を形成する〔
第３図（ｄ））。
次いで上記ポリイミド膜７上に、レジスト膜８を形成す
る〔第３図（ｅ）、 （ｊ））。
る〔第３図（ｅ）、 （ｊ））。
このレジスト膜８をマスクとしてドライエツチング法に
より、上記ポリイミド膜７をエツチングする〔第３図（
ｒ）〕。本工程によりポリイミド膜７の露出部が除去さ
れ、ゲート電極ＧのＡ２成膜表面が露出する。
より、上記ポリイミド膜７をエツチングする〔第３図（
ｒ）〕。本工程によりポリイミド膜７の露出部が除去さ
れ、ゲート電極ＧのＡ２成膜表面が露出する。
次いで上記レジスト膜８をマスクとして、表面を露出し
たＡ１膜３をエツチングする。これによれゲート電１ｉ
ＧはＡ２膜３が除かれて、Ｔｉ膜２−層のみの構造とな
る〔第３図（→〕。
たＡ１膜３をエツチングする。これによれゲート電１ｉ
ＧはＡ２膜３が除かれて、Ｔｉ膜２−層のみの構造とな
る〔第３図（→〕。
上記レジストを剥離する〔第３図（ｈ）〕。
以上の工程により低抵抗ゲートバスラインＢ６が完成す
る。
る。
上記一実施例では、層間絶縁膜７のバターニングと、ゲ
ート電極Ｇ上のＡ２膜３の除去に、同一レジスト膜８を
共用する。従って簡単な製造工程により、低抵抗のゲー
トバスラインＢＧを形成できる。
ート電極Ｇ上のＡ２膜３の除去に、同一レジスト膜８を
共用する。従って簡単な製造工程により、低抵抗のゲー
トバスラインＢＧを形成できる。
次に、このようにして低抵抗ゲートバスラインＢ、を形
成した後の製造工程を、第４図（ａ）〜（ｄ）により説
明する。
成した後の製造工程を、第４図（ａ）〜（ｄ）により説
明する。
第４図（ａ）は前述の第３図（ハ）に示す低抵抗ゲート
バスラインＢ、を形成した基板と、同一状態を示す。
バスラインＢ、を形成した基板と、同一状態を示す。
これらの上に、第４図（ｂ）に示す如く、ｐ−ｃｖＤ法
により、ゲート絶縁膜としてＳｉＮ膜５．動作半導体層
としてａ−３ｉ膜６．チャネル保護膜のＳ ｉ Ｏを膜
９を順次形成する。
により、ゲート絶縁膜としてＳｉＮ膜５．動作半導体層
としてａ−３ｉ膜６．チャネル保護膜のＳ ｉ Ｏを膜
９を順次形成する。
次いで第４図（Ｃ）に示す如く、ゲート電極Ｇをマスク
とする背面露光法により、上記Ｓ ｉ Ｏｚ膜９をエツ
チングし、ＳｉＯ□膜９のうち、ゲート電極Ｇ上のチャ
ネル保護膜として残す部分以外の部分を除去する。なお
ゲートバスラインＢＧ上のＳｉＯ□膜は必ずしも除く必
要はないが、図にはＳｉＯ２膜およびその下層のａ−３
ｉ膜も除去した例を示しである。
とする背面露光法により、上記Ｓ ｉ Ｏｚ膜９をエツ
チングし、ＳｉＯ□膜９のうち、ゲート電極Ｇ上のチャ
ネル保護膜として残す部分以外の部分を除去する。なお
ゲートバスラインＢＧ上のＳｉＯ□膜は必ずしも除く必
要はないが、図にはＳｉＯ２膜およびその下層のａ−３
ｉ膜も除去した例を示しである。
次いで第４図（ｄ）に示す如く、厚さ約１１００ｎのＣ
ｒ膜と厚さ約５００ｎｍのへ２膜との積層膜１１を成膜
し、これをバターニングしてドレインパスラインＢＩｌ
ｌを形成する。
ｒ膜と厚さ約５００ｎｍのへ２膜との積層膜１１を成膜
し、これをバターニングしてドレインパスラインＢＩｌ
ｌを形成する。
以上により完成した本実施例の薄膜トランジスタは、ゲ
ートバスラインＢ、を構成するＡＡＡｓ２層間絶縁膜７
により被覆されているので、ゲート絶縁膜５および動作
半導体層６形成工程であるＰ−ＣＶＤ法を施す際に、Ｓ
ｔと反応することがなく、従ってゲートバスラインＢ、
の抵抗が増大する問題も防止できる。
ートバスラインＢ、を構成するＡＡＡｓ２層間絶縁膜７
により被覆されているので、ゲート絶縁膜５および動作
半導体層６形成工程であるＰ−ＣＶＤ法を施す際に、Ｓ
ｔと反応することがなく、従ってゲートバスラインＢ、
の抵抗が増大する問題も防止できる。
以上説明した如く本発明によれば、フォトリソグラフィ
工程が減少して工程が筒車となり、また製造工程中のゲ
ートバスラインの抵抗増加が起こらないので、パスライ
ンを効果的に低抵抗化できる。
工程が減少して工程が筒車となり、また製造工程中のゲ
ートバスラインの抵抗増加が起こらないので、パスライ
ンを効果的に低抵抗化できる。
第１図（ａ）〜（ｇ）は本発明の原理説明図、第２図（
ａ）、（ハ）は本発明の原理説明図、第３図（ａ）〜（
ｊ）は本発明一実施例説明図、第４図（ａ）〜（ｄ）は
本発明一実施例説明図、第５図（ａ）〜（（至）は従来
の低抵抗ゲートバスライン形成性説明図、 第６図は従来の低抵抗ゲートバスライン形成法の問題点
説明図である。 図において、 １は透明絶縁性基板（ガラス基板）、 ２は第１の導電膜（Ｔｉ膜）、 ３は第２の導電膜（Ａｆ膜）、 ４はレジスト膜、 ５はゲート絶縁膜（ＳｉＮ膜）、 ６は動作半導体層（ａ−３ｉ膜）、 ７は層間絶縁膜（ポリイミド膜）、 ８はレジスト膜、 Ｇはゲート電極、 Ｄはドレイン電極、Ｓはソース電極
、 Ｂｅ はゲートバスライン、 Ｂ、はドレインパスライン を示す。 （Ｑ） Ｂ。 、杢宛９月刀１理り碧ρ月ａ 第 図 ４発明一定謎例譲明図 第 図（々／１２） 第 図 （′ｆの１〕 子発明−大麺例ぼ朝間 第４図
ａ）、（ハ）は本発明の原理説明図、第３図（ａ）〜（
ｊ）は本発明一実施例説明図、第４図（ａ）〜（ｄ）は
本発明一実施例説明図、第５図（ａ）〜（（至）は従来
の低抵抗ゲートバスライン形成性説明図、 第６図は従来の低抵抗ゲートバスライン形成法の問題点
説明図である。 図において、 １は透明絶縁性基板（ガラス基板）、 ２は第１の導電膜（Ｔｉ膜）、 ３は第２の導電膜（Ａｆ膜）、 ４はレジスト膜、 ５はゲート絶縁膜（ＳｉＮ膜）、 ６は動作半導体層（ａ−３ｉ膜）、 ７は層間絶縁膜（ポリイミド膜）、 ８はレジスト膜、 Ｇはゲート電極、 Ｄはドレイン電極、Ｓはソース電極
、 Ｂｅ はゲートバスライン、 Ｂ、はドレインパスライン を示す。 （Ｑ） Ｂ。 、杢宛９月刀１理り碧ρ月ａ 第 図 ４発明一定謎例譲明図 第 図（々／１２） 第 図 （′ｆの１〕 子発明−大麺例ぼ朝間 第４図
Claims (1)
- 【特許請求の範囲】 透明絶縁性基板（１）上に、第１の導電膜（２）と第２
の導電膜（３）を積層し、これをパターニングして２層
構造のゲートバスライン（Ｂ＿Ｇ）と該ゲートバスライ
ンに接続するゲート電極（Ｇ）を形成する工程と、 該ゲートバスライン（Ｂ＿Ｇ）及びゲート電極（Ｇ）上
に層間絶縁膜（７）を形成し、該層間絶縁膜上に前記ゲ
ートバスライン（Ｂ＿Ｇ）上を被覆するレジスト（８）
膜を形成し、該レジスト膜（８）をマスクとして前記層
間絶縁膜（７）の露出部を除去するとともに、ゲート電
極（Ｇ）部で露出した第２の導電層（３）を除去する工
程を含むことを特徴とする薄膜トランジスタマトリクス
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21331588A JP2720470B2 (ja) | 1988-08-26 | 1988-08-26 | 薄膜トランジスタマトリクスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21331588A JP2720470B2 (ja) | 1988-08-26 | 1988-08-26 | 薄膜トランジスタマトリクスの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0262052A true JPH0262052A (ja) | 1990-03-01 |
| JP2720470B2 JP2720470B2 (ja) | 1998-03-04 |
Family
ID=16637110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21331588A Expired - Lifetime JP2720470B2 (ja) | 1988-08-26 | 1988-08-26 | 薄膜トランジスタマトリクスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2720470B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011199293A (ja) * | 1999-04-12 | 2011-10-06 | Semiconductor Energy Lab Co Ltd | 表示装置、電子機器 |
-
1988
- 1988-08-26 JP JP21331588A patent/JP2720470B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011199293A (ja) * | 1999-04-12 | 2011-10-06 | Semiconductor Energy Lab Co Ltd | 表示装置、電子機器 |
| JP2013128119A (ja) * | 1999-04-12 | 2013-06-27 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2017016154A (ja) * | 1999-04-12 | 2017-01-19 | 株式会社半導体エネルギー研究所 | 表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2720470B2 (ja) | 1998-03-04 |
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