JPH0257630U - - Google Patents

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JPH0257630U
JPH0257630U JP13761588U JP13761588U JPH0257630U JP H0257630 U JPH0257630 U JP H0257630U JP 13761588 U JP13761588 U JP 13761588U JP 13761588 U JP13761588 U JP 13761588U JP H0257630 U JPH0257630 U JP H0257630U
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JP
Japan
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flip
input terminal
circuit
flop circuit
output terminal
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JP13761588U
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Description

【図面の簡単な説明】
第1図は本考案によるモノマルチ回路の実施例
を示す回路図、第2図は第1図のタイミングチヤ
ート、第3図は従来のモノマルチ回路の回路図、
第4図は第3図のタイミングチヤート、第5図は
第4図のタイミングチヤートの一部にヒゲ状のパ
ルスが挿入されたタイミングチヤートである。 1……第1のDフリツプフロツプ回路、2……
第1のパルスデイレ回路、3……第2のDフリツ
プフロツプ回路、4……第2のパルスデイレ回路
、5……入力、6……出力、7〜16……各波形
、17……Dフリツプフロツプ回路、18……パ
ルスデイレ回路、19……入力、20……出力、
21〜30……各波形。

Claims (1)

    【実用新案登録請求の範囲】
  1. データをクロツク入力端子に入力し、Q出力端
    子からのパルスを第1のパルスデイレ回路により
    時間遅延させてR入力端子に入力する第1の
    Dフリツプフロツプ回路と、クロツク入力端子を
    第1のDフリツプフロツプ回路のQ出力端子に接
    続するとともに出力端子をデータ入力端子およ
    び第1のDフリツプフロツプ回路のデータ入力端
    子に接続し、Q出力端子からのパルスを第2のパ
    ルスデイレ回路により前記T時間より長いT
    時間遅延させてR入力端子に入力する第2のDフ
    リツプフロツプ回路とから構成したことを特徴と
    するモノマルチ回路。
JP13761588U 1988-10-21 1988-10-21 Pending JPH0257630U (ja)

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JP13761588U JPH0257630U (ja) 1988-10-21 1988-10-21

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JPH0257630U true JPH0257630U (ja) 1990-04-25

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ID=31399198

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JP13761588U Pending JPH0257630U (ja) 1988-10-21 1988-10-21

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