JPH0279625U - - Google Patents
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- Publication number
- JPH0279625U JPH0279625U JP15962588U JP15962588U JPH0279625U JP H0279625 U JPH0279625 U JP H0279625U JP 15962588 U JP15962588 U JP 15962588U JP 15962588 U JP15962588 U JP 15962588U JP H0279625 U JPH0279625 U JP H0279625U
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- memory
- data
- counter circuit
- counts
- Prior art date
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- Pending
Links
- 230000010355 oscillation Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 3
Description
第1図は本考案の一実施例の回路構成図、第2
図は該一実施例を用いる基準クロツクの波形図で
ある。 1……カウンタ回路、2……比較回路、3……
メモリ、4……カウンタ回路、5……フリツプフ
ロツプ回路、6……AND回路、7……AND回
路、φ1……基準クロツク、φ2……基準クロツ
ク。
図は該一実施例を用いる基準クロツクの波形図で
ある。 1……カウンタ回路、2……比較回路、3……
メモリ、4……カウンタ回路、5……フリツプフ
ロツプ回路、6……AND回路、7……AND回
路、φ1……基準クロツク、φ2……基準クロツ
ク。
Claims (1)
- 発振データを予めデータテーブルとして記憶さ
せるメモリと、基準クロツクをカウントする第1
のカウンタ回路と、メモリのデータと第1のカウ
ンタ回路の出力の比較を行なう比較回路と、比較
回路の出力パルスをカウントしメモリにアドレス
データを与える第2のカウンタ回路を有すること
を特徴とするパルス発振回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15962588U JPH0279625U (ja) | 1988-12-07 | 1988-12-07 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15962588U JPH0279625U (ja) | 1988-12-07 | 1988-12-07 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0279625U true JPH0279625U (ja) | 1990-06-19 |
Family
ID=31441007
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15962588U Pending JPH0279625U (ja) | 1988-12-07 | 1988-12-07 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0279625U (ja) |
-
1988
- 1988-12-07 JP JP15962588U patent/JPH0279625U/ja active Pending