JPS6338420U - - Google Patents

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JPS6338420U
JPS6338420U JP13168286U JP13168286U JPS6338420U JP S6338420 U JPS6338420 U JP S6338420U JP 13168286 U JP13168286 U JP 13168286U JP 13168286 U JP13168286 U JP 13168286U JP S6338420 U JPS6338420 U JP S6338420U
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JP
Japan
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counter
flop
flip
latch circuit
data set
Prior art date
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Application number
JP13168286U
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【図面の簡単な説明】
第１図はこの考案の一実施例によるデイジタル
型パルス幅変調回路のブロツク図、第２図は従来
の一実施例によるデイジタル型パルス幅変調回路
のブロツク図、第３図は従来の一実施例によるデ
イジタル型パルス幅変調回路の動作を示すタイミ
ング図である。 図において、２はフリツプフロツプ、４ａ及び
４ｂはそれぞれ第１のカウンタ及び第２のカウン
タ、９ａ及び９ｂはそれぞれ第１のラツチ回路及
び第２のラツチ回路である。なお、図中、同一符
号は同一、又は相当部分を示す。

Claims (1)

    【実用新案登録請求の範囲】
  1. フリツプフロツプと、上記フリツプフロツプを
    セツトするための第１のカウンタと、上記第１の
    カウンタにセツトされるデータを保持するための
    第１のラツチ回路と、上記フリツプフロツプをリ
    セツトするための第２のカウンタと、上記第２の
    カウンタにセツトされるデータを保持するための
    ダイ２のラツチ回路より構成されることを特徴と
    するデイジタル型パルス幅変調回路。
JP13168286U 1986-08-28 1986-08-28 Pending JPS6338420U (ja)

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JP13168286U JPS6338420U (ja) 1986-08-28 1986-08-28

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JP13168286U JPS6338420U (ja) 1986-08-28 1986-08-28

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JPS6338420U true JPS6338420U (ja) 1988-03-12

Family

ID=31030366

Family Applications (1)

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JP13168286U Pending JPS6338420U (ja) 1986-08-28 1986-08-28

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