JPH0253343A - Ｅｂｕインタフェイス用データラッチクロック生成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、業務用ＰＣＭデジタルオーディオ機器間の
データ伝送インタフェイスとして規格化されたＥＢＵ（
ヨーロッパ放送連合）インタフェイスに用いられるデー
タラッチクロック生成回路に関し、特にクロックパルス
のタイミグングを安定化したＥＢＵインタフェイス用デ
ータラッチクロック生成回路に関するものである。

［従来の技術］ 第４図は従来のＥＢＵインタフェイス機器に用いられて
いるデータラッチクロック生成回路を示す構成図である
。

図において、（１）はデジタル化されたＥＢＵインタフ
ェイス信号（以下、入力信号という）Ａに基づいてパル
ス信号Ｂを生成するパルス発生回路であり、入力信号Ａ
を例えば５０ｎ秒遅延させるアナログの遅延素子（１１
）と、この遅延信号と入力信号Ａとの排他論理和をとる
イクスクルーシブオア回路（１２）とから構成される装
置 （２八）〜（２Ｃ）はパルス信号Ｂに基づいて３つの遅
延パルスＣ１〜Ｃ３を生成する同構成の遅延パルス発生
回路であり、それぞれ以下の（２１）〜（２６）から構
成されている。

（２１）はＤフリップフロップとなるＬ　Ｓ　１２３等
に相当するＴＴＬ素子であり、ディジタルの遅延回路を
構成している。　（２２）はＴＴＬ素子（２１）のＱ出
力端子に接続されたアナログの遅延素子、（２３）はＴ
ＴＬ素子（２１）のＱ出力と遅延素子（２２）の出力と
の論理積をとるナンド回路である。〈２４）は’ｒ”Ｔ
Ｌ素子（２１）に接続されたコンデンサ、（２５）はコ
ンデンサ（２４）に接続された抵抗器、（２６）は抵抗
器（２５）に接続された可変抵抗器であり、これら（２
４）〜（２６）は、ＴＴＬ素子（２１）の遅延時間を設
定するための遅延調整素子を構成している。

（３）は各遅延パルス発生回路（２＾）〜（２Ｃ〉から
の３つの遅延パルス０１〜Ｃ３を合成してデータラッチ
クロックく以下、出力信号という）Ｄを生成する合成回
路であり、ローアクティブオア回路から構成されている
。

次に、第５図のタイミングチャート図を参照しながら、
第４図に示した従来のＥＢＵインタフェイス用データラ
ッチクロック生成回路の動作について説明する。

まず、遅延素子（１１〉及び各遅延素子（２２）の遅延
時間を５０ｎ秒に設定し、各クロックパルスＢ及びＣ１
〜Ｃ３のパルス幅賃を５０ｎ秒に設定する。

又、各遅延パルス発生回路（２Δ）〜（２Ｃ）内のコン
デンサ（２４）の容量を例えば８８ＰＦに設定し、抵抗
器（２５）の値を、第１遅延パルス発生回路（２＾）に
おいては１．５にΩ、第２遅延パルス発生回路（２Ｂ）
においては４．７にΩ、第３遅延パルス発生回路り２Ｃ
）においては６．８にΩに設定し、可変抵抗器（２６〉
の値を、第１３！ｊ！延パルス発生回路（２＾）におい
ては１にΩ、第２遅延パルス発生回路（２Ｂ）において
は２にΩ、第３遅延パルス発生回路（２Ｃ）においては
５にΩに設定する。

これにより、第１遅延パルス発生回路（２豹の遅延時間
τ１は８０ｎ秒、第２遅延パルス発生回路（２Ｂ）の遅
延時間τ２は２４０ｎ秒、第３遅延パルス発生回路（２
Ｃ）の遅延時間τ３は４０００秒に設定される。

尚、入力信号Ａのフォーマットは、サンプリング周波数
（例えば、４８ｋｔｌｚ）の２倍（９６ｋｔｌｚ）を１
サブフレームとしており、１サブフレームは３２ビツト
のスロットを持っている。そして、チャネル１及びチャ
ネル２に相当する２つのサブフレームで１フレームとし
、１９２フレームを１ブロツクとしている。各サブフレ
ームの最初の４ビツトは、サブフレーム、フレーム及び
ブロックを区別するための同期信号であり、この同期信
号の性質として、初めの３ビツトにおいては値が変化し
ない。

このような入力信号Ａがパルス発生回路（１）に入力さ
れると、遅延素子（１１）により５０ｎ秒だけ遅延され
ると共に、イクスクルーシブオア回路（１２）により入
力信号Ａと遅・延素子（１１）の出力との排他論理和が
とられる。

これにより、イクスクルーシブオア回路（１２）は、入
力信号Ａの変化部分（立上がり及び立下がり）のタイミ
ングで、遅延時間５０ｎ秒に相当するパルス幅豐のパル
ス信号Ｂを出力する。

このパルス信号Ｂは各遅延パルス発生回路（２＾）〜（
２Ｃ）に入力され、第１遅延パルス発生回路（２＾）は
、パルス信号Ｂを８Ｏｎ秒だけ遅延させた第１遅延パル
スＣ１を出力し、第２遅延パルス発生回路（２Ｂ）はパ
ルス信号Ｂを２４０ｎ秒だけ遅延させた第２遅延パルス
Ｃ２を出力し、第３３！！延パルス発生回路（２Ｃ）は
パルス信号Ｂを４００ｎ秒だけ遅延させた第３遅延パル
スＣ３を出力する。これら遅延パルス０１〜Ｃ３の極性
は、第５図に示すようにパルス信号Ｂの極性に対し反転
している。

ローアクティブオア回路からなる合成回路（３）は、各
遅延パルスＣ１〜Ｃ３を反転して論理和をとり、所望の
出力信号りを生成する。

［発明が解決しようとする課題］ 従来のＥＢＵインタフェイス用データラッチクロック生
成回路は以上のように、各遅延パルス発生回路（２＾）
〜（２Ｃ）内の遅延ｍ整素子、即ちコンデンサ（２４）
、抵抗器（２５）及び可変抵抗器（２６）の回路定数を
調整することにより各遅延パルス０１〜Ｃ３の遅延時間
τ１〜τ３を設定し、これら遅延パルス０１〜Ｃ３を合
成回路（３）により合成して出力信号りを生成している
。

しかし、遅延調整素子の回路定数は周囲の環境によって
遅延時間τ、〜τ、が変化するため、安定した出力信号
りが得られないという問題点があった。又、各遅延調整
素子を実装する場合、可変抵抗器（２６）により遅延時
間τ、〜τ、を調整しなければならず、多くの製造工程
及び労力を必要とするためコストダウンが実現できず、
更に、各遅延パルス発生回路（２＾）〜（２Ｃ）の部品
点数が多く、基板上に組み立てる最に多くの面積を必要
とするため小形化が実現できないという問題点があった
。

この発明は上記のような問題点を解決するためになされ
たもので、クロックを安定化すると共に調整を不要とし
且つ小形化を実現したＥＢＵインタフェイス用データラ
ッチクロック生成回路を得ることを目的とする。

［課題を解決するための手段］ この発明に係るＥＩ３Ｕインクフェイス用デー少データ
ラッチクロック生成回路準周波数のクロックに同期した
入力信号に基づいてクロックの所定ビット数分のパルス
幅を有するパルス信号を生成するパルス発生回路と、パ
ルス信号に基づいてクロックの所定のビット数分だけ遅
延させた遅延パルスを生成する遅延パルス発生回路と、
パルス信号に基づいてクロックの所定ビット数分だけ遅
延させたパルス列を生成するパルス列発生回路と、パル
ス列及び遅延パルスに基づいて出力信号を生成する合成
回路とを備えたものである。

［作用］ この発明においては、基準周波数のクロックに基づいて
、入力信号の入力時から所定の遅延タイミンクのパルス
及びパルス列を生成し、これらを合成して出力信号とす
る。

［実施例］ 以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例を示す構成図であり、（１２）
は前述と同様のものである。又、（１０）、（２０）及
び（３０）は、（１）、（２＾）〜（２Ｃ）及び（３）
にそれぞれ対応し、各信号Ａ′〜Ｄ′はＡ〜Ｄにそれぞ
れ対応している。

パルス発生回路（１０）内の遅延回路となるＴＴＬ素子
（１３）は、Ｄフリップフロップを構成する１７４相当
のＴＴＬ素子からなり、入力信号Ａ′及び水晶発振器（
図示せず）からの２４．５７６Ｍ　ＨｚのクロックＣＫ
が入力されると共に、Ｒ端子に＋５■が印加されている
。

パルス発生回路（１０）からのパルス信号Ｂ′に基づい
て遅延パルスＣ′を生成する遅延パルス発生回路（２０
）は、１７４相当の３つのＴＴＬ素子から構成されてお
り、それぞれクロックＣにが入力されると共に各Ｒ端子
に＋５■が印加されている。

遅延パルス列Ｆ（後述する）及び遅延パルスＣ′に基づ
いてデータラッチクロック（出力信号）Ｄ′を合成する
合成回路（３０）は、イクスクルーシブオア回路（又は
オア回路）から構成されている。

（４）はパルス信号Ｂ′に基づいてパルス列Ｅを生成す
るパルス列発生回路であり、１９３相当のＴＴＬ素子か
らなるカウンタ（４０）と、カウンタ（４０）のＱ（Ｌ
ＳＢ）出力〜Ｑ４（ＭＳＢ）出力を反転するインバータ
（４１）〜（４４）と、Ｑｌ及びＱ５出力と反転された
Ｑ２及びＱ、出力との論理積をとる４人力ナンド回路（
４５）と、Ｑ４出力と反転されたＱ１〜Ｑ、出力との論
理積をとる４人力ナンド回路（４６）と、４人力ナンド
回路（４５）及ｐ　（４６）からのパルス信号を合成し
てパルス列Ｅを生成するローアクティブオア回路（４）
）とから構成されている。

（５）はパルス列Ｅを１クロック分遅延して確定された
パルス列Ｆを生成するためのＴＴＬ素子であり、Ｄフリ
ップフロップを構成する１フ４相当のＴＴＬ素子からな
り、クロックＣＫが入力されると共にＲ端子に＋５■が
印加されている。遅延パルス列Ｆは、遅延パルスＣ′と
共に合成回路（３０）に入力されている。

次に、第２図及び第３図のタイミングチャート図を参照
しながら、第１図に示したこの発明の一実施例の動作に
ついて説明する。

前述したように、入力信号Ａ′の１サブフレームは、サ
ンプリング周波数（４８ｋＨｚ）の２倍であり、又、１
ビツトにつき２ビツト分の信号を伝送しているので、そ
のカウント長さしは、 Ｌ＝４８ｘｌＯコｘ２ｘ３２ｘ２ ＝　６．１４４Ｘ　１０’ となる、従って、入力カウンタとして２４．５７６ＭＨ
ｚのクロックＣＫを用いると、入力信号Ａ′が１ビツト
伝送するときにカウントされるクロック数Ｎは、Ｎ　＝
　（２４，５）６ｘ　１０’）／　Ｌ＝　　（２４，５
７６Ｘ　　１０’）／　（６，１４４Ｘ　　１０’）と
なる、これをタイミングチャート図で表わすと第２図の
ようになる。但し、Ｓは入力信号Ａ′におけるシンボル
ビット、Ｔは伝送ビットを示す。尚、入力信号Ａ′とし
ては、予めクロックＣにと同期がとられたものが用いら
れる。又、入力信号Ａ′のデータ値は、例えば第３図に
示すように、伝送ビットが０〜２において「１」、３〜
５において「０」、７において「１」、８において「０
」となっている。

パルス発生回路（１０）内のＴＴＬ素子（１３）は、入
力信号Ａ′をクロックＣＫの１パルス分（約４０ｎ秒）
だけ遅延し、イクスクルーシブオア回路（１２）は、入
力信号Ａ′の変化部分において、１クロツクに相当する
パルス幅（約４０ｎ秒）のパルス信号Ｂ′を生成する。

遅延パルス発生回路（２０）は、３つのＴＴＬ素子を介
して、パルス信号Ｂ′をクロックＣＫの３ビット分だけ
遅延させた遅延パルスＣ′を生成し、合成回路（３０）
に入力する。

一方、パルス列発生回路（４）内のカウンタ（４０）は
、Ｒ端子に入力されたパルス信号Ｂ′によりリセットさ
れ、その後、クロックＣＫをカウントして、リセット時
点から始まる４ビツト１６進のパラレル信号を各端子Ｑ
、〜Ｑ４から出力する。このパラレル信号は、インバー
タ（４１）〜（４４）を介して４人力ナント回路（４５
）及び（４６）に入力される。

４人力ナント回路（４５）は、インバータ（４２）及び
（４４）を介したＱ２（２’＝２）出力及びＱ、（２’
＝８＞出力に基づいて、リセットから「１０」をカラン
Ｉ〜した時に反極性のクロックパルスを出力する。この
とき、パルス信号Ｂ′のパルス間隔がクロックＣＫの１
０ビット分を越えるとクロックパルスは出力されない。

又、４人力ナント回路（４６）は、インバータ（４１〉
〜（４３）を介したＱｌ〈２°−１）出力、　Ｑ　２　
（２’　＝　２）及びＱ。

（２’＝４＞出力に基づいて、リセットから「７」をカ
ウントした時に反極性のクロックパルスを出力する。

このとき、パルス信号Ｂ′のパルス間隔がクロックＣＫ
の８ビット分を越えるとクロックパルスは出力されない
。

ローアクティブオア回路（４７）は、４人力ナント回路
（４５）及び（４６）からの各クロックパルスを合成し
、リセット時点からカウント「７」及びｒｌｏ、に相当
するパルス列Ｅを出力する。

遅延回路としてのＴＴＬ素子（５）は、パルス列Ｅをク
ロ・・りＣＫの１宅・・部分だけ遅延させ、遅延パルス
列Ｆとして合成回路（３０）に入力する。

合成回路（３０）は、遅延パルスＣ′と遅延パルス列Ｆ
との排他論理和をとり、パルス信号Ｂ′の入力時から、
クロックＣＫの４ビツト目、８ビツト目及び１１ビツト
目に相当する遅延タイミングのパルス列からなる出力信
号Ｄ′を生成する。

こうして得られた出力信号Ｄ′により最終的にラッチさ
れるＥＢＵインタフェイス信号（ラッチ信号）Ｇは、第
３図に示すように、パルス信号Ｂ′からクロックＣＫの
１力ウ゛ント分だけ遅延される。従って、上述のように
、出力信号Ｄ′内のクロックパルスを遅延させることに
より、出力信号Ｄ′の各クロックは、ラッチ信号Ｇの各
ビットの中心部分でカウントされることになる。

このように、クロックＣＫに基づいて各クロックパルス
のタイミングが決定されるので、出力信号Ｄ′が環境に
よって変動することもなく、安定した出力信号Ｄ′を生
成することができる。

尚、上記実施例では、入力信号Ａ′及びパルス信号Ｂ′
の立ち上がりタイミングから、４ビツト目、８ビツト目
及び１１ビツト目にクロックパルスを生成する場合を示
したが、遅延パルス発生図ｉ？！　（２０）内のＴＴＬ
素子の数、及びパルス列発生回路（４）内のインバータ
の数や挿入場所等を変更することにより、出力信号Ｄ′
に含まれるクロックの発生タイミング及び数を任意に設
定できることは言うまでもない。

［発明の効果１ 以上のようにこの発明によれば、基準周波数のクロック
に同期した入力信号に基づいてクロックの所定ビット数
分のパルス幅を有するパルス信号を生成するパルス発生
回路と、パルス信号に基づいてクロックの所定のビット
数分だけ遅延させた遅延パルスを生成する遅延パルス発
生回路と、パルス信号に基づいてクロックの所定ビット
数分だけ遅延させたパルス列を生成するパルス列発生回
路と、パルス列及び遅延パルスに基づいて出力信号を生
成する合成回路とを備え、入力信号の入力時から所定の
遅延タイミングで遅延パルス及びパルス列を生成し、こ
れらを合成して出力信号としたので、クロックに基づく
安定な出力信号が得られると共に、遅延タイミングの調
整が不要で実装面積が少なく且つ実装が容易なＥＢＵイ
ンタフェイス用データラッチクロック生成回路が得られ
る効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す構成図、第２図は第
１図内の入力信号を示すタイミングチャート図、第３図
は第１図の動作を説明するためのタイミングチャート図
、第４図は従来のＥＢＵインタフェイス用データラッチ
クロック生成回路を示す構成図、第５図は第４図の動作
を説明するためのタイミングチャート図である。 （４）・・・パルス列発生回路 （５）、（１３）・・・ＴＴＬ素子（１０）・・・パル
ス発生回路（２０）・・・遅延パルス発生回路 （３０）・・・合成回路　　　　（４０）・・・カウン
タ（４１）〜（４４）・・・インバータ （４５）、（４６）・・・４人力ナント回路（４７）・
・・ローアクティブオア回路Ａ′・・・入力信号　　　
　Ｂ′・・・パルス信号Ｃ′・・・遅延パルス　　　Ｄ
′・・・出力信号ＣＫ・・・クロック　　　　　Ｅ・・
・パルス列Ｆ・・・遅延パルス列 尚、図中、同一符号は同−又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 基準周波数のクロックに同期したＥＢＵインタフェイス
   信号からなる入力信号に基づいて前記クロックの所定ビ
   ット数分のパルス幅を有するパルス信号を生成するパル
   ス発生回路と、 前記パルス信号に基づいて前記クロックの所定のビット
   数分だけ遅延させた遅延パルスを生成する遅延パルス発
   生回路と、 前記パルス信号に基づいて前記クロックの所定ビット数
   分だけ遅延させたパルス列を生成するパルス列発生回路
   と、 前記パルス列及び前記遅延パルスに基づいてデータラッ
   チクロックからなる出力信号を生成する合成回路と、 を備えたＥＢＵインタフェイス用データラッチクロック
   生成回路。