JPH0251784A - 画像補間回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は拡大した画像を１りるために元の画像データを
補間して増加させる画像補間回路に関する。

（従来の技術） 陰１４ｉ線管表示装置（以下ＣＲＴという）に表示され
るＸＩａＣＴ百像等のアナログビデオ信号をマルチフォ
ーマットカメラにより胆影して観察したり保管する等の
ためやビクセル数の多い高精細ＣＲＴに表示する等のた
めに、メモリに貯えられた画像データを高速な演算プロ
セッサが読み出し、補間演算を行って画像の拡大補間を
行っている。

第４図に従来の方法による装置のｌ！ＩＩＪなブロック
図を示す。図において、矢印はデータの転送方向を示し
ている。元データ書き替え制御回路１により元データ用
メモリ２に画像データが書き込まれると高速演算器３が
データを順次読み出す。

（ｒｅ明が解決しようとする課題） ところで、補間ＰＩ４ｔｖを行う場合、画質の良いキュ
ービック補間をｔテう場合、１点の値を算出するために
、近傍１６点のデータを必要とする。従って高速演口器
３は補間演桿用のデータを得るために、元データ用メモ
リ２にＶｉ’ｌ！にアクセスする。

そのために、元データ用メモリ２は高速読み出しが可能
であることが望ましいが、高速で読み出し轡さ込みの可
能なＳｆｌＡＭは容量が小さく、高値である。元データ
用メモリ２は第５図に示すように複数のイメージを持っ
ており、全体のイメージを拡大したい場合、既に補間ｗ
Ａ鐸のための読み出しが終了したイメージデータの古き
替えを行おうとしても、高速演算器３が元データ用メモ
リ２に頻繁にアクヒスしているので、占き替えることが
できない。

本発明は上記の点に鑑みてみなされたもので、その目的
は、高速演算器がメモリからデータを読み出して演碑し
ている間も補間演算の終了した元データの古き替えを行
うことを可能とし、且つ元データ用メモリに安価で大容
量なりＲＡＭを用いることを可能とする画像データ拡大
補間用のｌｉ！ｉｉ像補間回路を実現することにある。

（課題を解決するための手段） 前記の課題を解決する本発明は、拡大した画像を青るた
めに元の画像データを補間して増加させる画像補間回路
において、補間前の画像データを記憶するランダムアク
セスメモリで構成される第１の記憶手段と、該第１の記
憶手段からの横１行分の画像データを記憶するシリアル
アクセスメモリで構成される第２の記憶手段と、前記第
１の記憶手段の円き替えモードとりフレッシコモードの
タイミング及びｔＪ記第１の記憶手段から前記第２の記
憶手段へデータを転送するタイミングを現υ１し、前記
第２の記憶手段からのシリアル出力を許可するｕ罪手段
と、前記第１の記憶手段の古き酔えアドレス、リフレッ
シュアドレス及び１″ｆ１記第２の記憶手段へのデータ
転送アドレスを発生ずる手段を有するアドレス発生手段
と、前記ＩＩＩ御手段の制御により前記各アドレスを前
記第１の記憶手段に切り替え供給するための切り替え手
段と、前記第２の記憶手段から読み出したシリアルデー
タに補間演算を行う演算手段とを具備することを特徴と
するものである。

（作用） ＣＰＵからの由き替え命令により第１の記憶手段へのデ
ータの古きＢえを行い、ＣＰＵからの命令に基づ＜　ｉ
、！Ｊ　６１１手段のＩＩＩ　Ｉｌｉにより第１の記憶
手段のリフレッシュ後、第２の記憶手段へのデータ転送
を行う。高速演ｎ手段はｔｌｌ卯手段のシリアルデータ
の読み出し許可により第１の記憶手段への書き替え動作
とは非同期にデータを読み出し、補間演算を行う。

（実施例） 以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は本発明の一実施例のブロック図である。

図において、１１はアナログ信号であるビデオ信号を８
ビツトのディジタル信号に変換するＡＤ変換器、１２は
補間前のデータを貯えるためのランダムアクセスメモリ
（以下ＲＡＭという）１２△と、横１行分のデータを記
憶するシリアルアクセスメモリ（以下ＳＡＭという）１
２Ｂとから成るビデオ用デュアルポートＲＡＭ　（以下
ＶＲＡＭという）である。ＲＡＭ１２Ａはダイナミック
ＲＡＭで構成され、ＳＡＭｌ　２ＢはスタティックＲＡ
ＭでＭ４成されている。ＶＲＡＭ１２を構成するＲＡＭ
１２ＡとＳＡＭｌ　２Ｂは各々の入出力動作を非同期に
行うことができ、又、成るタイミングで１ライン分のデ
ータをＲＡＭ１２ＡからＳＡＭ１２Ｂに転送することが
できる。１３はＣＰＵからのスター１−アドレスにより
発生し、ビデ４ｍ号からの同期信号により自動的にイン
クリメントする内き替えアドレスを発生ずる書き替えア
ドレス発生回路１３Ａと、ＲＡＭ１２Ａのりフレツシコ
用のアドレスを発生する自動インクリメント型のリフレ
ッシュアドレス発生ｖｊＪ路１３Ｂと、ＲＡＭ１２Ａか
らＳＡＭ１２Ｂへのデータ転送を行う行アドレスの設定
のためのＣＰＵからプログラム可能な転送アドレスを発
生する転送アドレス発生回路１３Ｃとで構成されるアド
レス発生口路である。

タイミング制御回路１４はビデオ信号の同期信号及びＣ
ＰＵからの元データの白さ替え命令、ＲＡＭ１２△から
ＳＡＭ１２Ｂへのデータの転送命令に従って、アドレス
発生回路１３からＲＡＭ１２八に与えるアドレスを選択
するためのスイッチ１５を１−制御し、又ＲＡＭ１２Ａ
へのしｊ御信号を発生する。１６はタイミング制御回路
１４からの読み出し許可信号によりＳＡＭ１２Ｂに読み
出しクロックを出力して８ピツ１〜の補間用データを受
は入れて拡大補間演算を行う高速演算回路である。

次に、上記のように構成された実施例の動作を第２図の
タイムチレートを参照しながら説明する。

第２図にＪ３いて、（イ）はＣＰＵからタイミング制■
回路１４に入力される古き替え命令で、命令人力中元デ
ータの３き替えが継続される。（ロ）はビデオ信号に含
まれる同期信号中の水平ブランキング信号である。（ハ
）はＣＰＵからタイミング制御回路１４に与えられる転
送命令で、ＲＡＭ１２△からＳＡＭ１２Ｂへのデータの
転送がこの間に行われる。（ニ）はＲＡＭ１２△中のデ
ータの動きを示し、水平ブランキング中にリフレッシュ
が行われ、水平ブランキング期間中の転送命令によりＲ
ＡＭ１２ＡからＳＡＭ１２Ｂへのデータ転送が行われる
。（ホ）は転送命令が終わった時点に自動的にタイミン
グυＪｔ２１１回路１４から高速演算回路１Ｇに出力さ
れる読み出し許可信口である。

くべ）はＳＡＭ１２Ｂのデータの動きを示す図である。

入力されたビデオ信号はＡＤ変換器１１において８ビツ
トのディジタル信号に変換され、信号中の同期信号はア
ドレス発生回路１３とタイミング制御回路１４に供給さ
れる。第２図〈イ）の占き替え命令が入力されると、タ
イミングＬＩＪ　ｕ１１回路１４はスイッチ１５の動接
点ｄを接点ａに投入する。

書き替えアドレス発生回路１３ＡはＣＰＵからのスター
トアドレスにより古き替えアドレスを発生し、スイッチ
１５のａ−ｄ接点が閏じているｍ間にＶＲＡＭ１２のＲ
ＡＭ１２Ａにビデオデータを書き込む。（ロ）に示す水
平ブランキングが入力されると、タイミングｔｌＪ　ｔ
Ｉ１１回路１４はスイッチ１５の動接点ｄを接点すに投
入し、リフレッシュアドレス発生回路１３ＢはＲＡＭ１
２八をリフレッシ１する。

一方高速演算回路１６はデータの補間演算を行う準備が
完了した時点でＣＰＵに対し転送要求を行っており、そ
れに基づいてＣＰＵから（ハ）図の転送命令がタイミン
グ１１．１１　Ｉ１１回路１４に入力される。前記のＲ
ＡＭ１２Δのリフレッシュが所定の時間行われるとスイ
ッチ１５の動接点ｄは自動的に接点Ｃに投入され、転送
モードが開始される。

転送アドレス発生回路１３Ｇは転送アドレスをＲＡＭ１
２△に送ってＳＡＭ１２Ｂに１行分のデータを転送する
。タイミング制御回路１４は（ハ）の転送命令の立ち上
がりで読み出し許可の信号を発生し、高速演算回路１６
に入力する。高速演算回路１６はＳＡＭ１２Ｂに読み出
しクロックを送ってＳＡＭ１２Ｂから補間用データを読
み出し、補間演ｎを行う。

次に高速演粋回ｆｆ１１６の実／＃する補間演算は色々
あるが、キュービック補間の方法を第３図を参照して説
明する。図において、（イ）図は１次元データに対する
キュービック補間拡大の図、（ロ）図はｍｘｎドツトか
ら成る２次元データの補間拡大の図である。（イ）にお
いて、１次元データ１よその点の近傍４点の値を元にし
て算出される。

（ロ）図で、Ｐｏ　、Ｐ＋　、Ｐ２　、Ｐｓの元データ
を３倍に拡大補間を行う場合、補間される点Ｐｘ’の値
はＰｏ　、Ｐ＋　、Ｐ２　、Ｐ３の値とｑｏ。

Ｑ＋　、　ｑ２　、　ｑ３とから適当な重み付けを行っ
て４算される。

２次元データの補間の場合、補間点Ｐｘ’値は４ライン
分の補間データＰ　Ｘ　ｏ　’　＊　Ｐ　Ｘ　５ＰＸ２
　１ＰＸ３’の値を元に口出される。演口の効率を上げ
るために横方向に４ライン分の補間を行ってから、縦方
向の補間を行う。（ロ）図のようにｍｘｎドツトの２次
元データをＸ倍に拡大補間づる場合、４ラインｘｎｘド
ツト分の横方向補間演ｉを行ってからｎｘ［１ｌｉ１１
方向に補間３Ｉｉｐを行う。以上により横列の１ライン
分の補間データが１７られる。

１ライン分の横方向補間演算に必要なデータのアドレス
寥、末連続しているので、ＶＲＡＭ１２のＳＡＭ１２Ｂ
のボートを用いることができる。１ライン分の横方向補
間が終わると、次のラインのデータの読み出しに入る前
に、ＣＰＵに対し転送要求を出す。ＣＰＵの転送命令に
よりタイミング制御回路１４が既述のようにＲＡＭ１２
Ａ−＋ＳＡＭ１２Ｂのデータ転送を実施し、読み出しを
許可する。高速演算回路１６は次のラインのデータの読
み出しを行い、キュービック補ｎ演樟を継続する。

以上説明したように本実施例の回路によれば、補間演算
を行う際のデータの読み出しにアクセススピードの速い
ＶＲＡＭのシリアルボートを用い、その読み出しとは非
同期にＲＡＭ部の元データを古さＨえるため、安価で大
′ｎ量のＤＲＡＭを使いながら、高速に補間用データを
読み出すことができる。

尚、本発明は上記実施例に限定されるものでない。実施
例では、ＣＰＵからＶＲＡＭ１２に直接アクセスするこ
とはできないが、ＣＰ（Ｊのアドレスバスをアドレス発
生回路１３に接続し、データバスをＡＤ変換器１１から
のデータバスと切り替えてＲＡＭ１２Ａに入力づること
で、ＣＰＵからＶＲＡＭ１２に直接アクセスすることが
可能になる。

第６図は他の実施例の要部のブロック図である。

図において、第１図と同等の部分には同一の符号を付し
である。、２１はＳＡＭ１２［３を２個のラインメモリ
に切り替え接続するスイッチＡ、２２ＧよＳＡＭ１２Ｂ
のデータをライン毎に記憶する「■ＦＯで構成されたラ
インメモリ△、２３は同様なラインメモリ８．２４はラ
インメモリΔ２２とラインメモリＢ２３を交互に高速演
算＠路１６に切り替え接続するスイッチＢである。この
ようにづれば、高速演算回路１Ｇがデータをラインメモ
リＡ２２から読み出す間に、ＳＡＭ１２Ｂはラインメモ
リＢ２３にデータを転送し、次にスイッチ２１．２４を
切り替えて高速演算回路１６がラインメモリ８２３から
データを読み出す間にラインメモリＡ２２にＳＡＭ１２
［３からデータを転送することができるので、高速演算
回路１６のデータ読み出しを更に高速にすることができ
る。

又、スイッチ１５はスリーステート出力バッファの出力
をコントロールすることにより実現することもできる。

（発明の効采） 以上ｉｉＴ細に説明したように本発明によれば、演０手
段がメモリからデータを読み出しているときも、元デー
タの円さ問えを行うことができ、しから安価で大￥３伍
のＩ）　ＲＡ　Ｍを用いて高速の演算処理を行うことが
できるようになり、実用上の効采は大きい。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は実施
例の回路の動作のタイムチャート、第３図はキュービッ
ク補間の説明図、第４図は従来の補間回路のブロック図
、第５図は元データ用メモリの説明図、第６図は他の実
施例の要部ブロック図である。 １１・・・ＡＤ変換器　　１２・・・ＶＲＡＭ１２Ａ・
・・ＲＡＭ　　　　　　１２Ｂ・・・ＳＡＭ１３・・・
アドレス発生回路 １３△・・・白き替えアドレス発生回路１３Ｂ・・・リ
フレッシ］、アドレス発生回路１３Ｇ・・・転送アドレ
ス発生回路 １４・・・タイミング制御回路 １５・・・スイッチ　　　１６・・・高速演９回路特許
出願人　横河メディカルシステム株式会社第３ 図 （イ） （ロ） 角等 図 消色５ 図

Claims (1)

【特許請求の範囲】
1. 　拡大した画像を得るために元の画像データを補間して
   増加させる画像補間回路において、補間前の画像データ
   を記憶するランダムアクセスメモリで構成される第１の
   記憶手段と、該第１の記憶手段からの横１行分の画像デ
   ータを記憶するシリアルアクセスメモリで構成される第
   ２の記憶手段と、前記第１の記憶手段の書き替えモード
   とリフレッシュモードのタイミング及び前記第１の記憶
   手段から前記第２の記憶手段へデータを転送するタイミ
   ングを規制し、前記第２の記憶手段からのシリアル出力
   を許可する制御手段と、前記第１の記憶手段の書き替え
   アドレス、リフレッシュアドレス及び前記第２の記憶手
   段へのデータ転送アドレスを発生する手段を有するアド
   レス発生手段と、前記制御手段の制御により前記各アド
   レスを前記第１の記憶手段に切り替え供給するための切
   り替え手段と、前記第２の記憶手段から読み出したシリ
   アルデータに補間演算を行う演算手段とを具備すること
   を特徴とする画像補間回路。