JPH02503366A - パラレル・ネットワーキング・アーキテクチャ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 パラレル・ネットワーキング・アーキテクチャえ見立１１ 本発明の技術分野は、複数のコンピユーテイング・デバイスを相互接続するため の装置である。更に詳細には本発明は、複数のシステム資源が、スイッチング機 能を備えた分配ネットワークを介して他の資源との間で選択的にデータの送受信 を行なうようにしたコンピュータ・システムに関するものである。

従来は、コンピュータ・システムを構成しているホスト・コンピュータと様々な 周辺機器並びに資源との間の通信は、シーケンシャル且つシリアルに行なわれ、 装備されている単一のデータ／アドレス・バスにアクセスしようとする複数の資 源の間の競合がかなりの頻度で発生していた。この競合が、処理速度と、コンピ ュータ・システム内で使用されている種々の資源の間のデータ並びにコマンドの 転送速度とに対する重大な制約となっていることは、はるか以前より認識されて いた。

この問題を緩和するための多種多様な試みがこれまでになされている。互いに独 立した複数のチャネルに複数のコントローラを装備するということも行なわれて いる。また、データ・バスにアクセスしようとしている互いに競合する複数のリ クエストの間に優先順位を設定するための種々の手段ないし装置を装備すること も行なわれており、ある場合には、例えばホス）−コンピュータやメモリ・デバ イス等の極めて頻繁に使用される瀕用貴源を相互接続し、しかもその相互接続を 、互いに競合している資源の中で、その種の瀕用資源をアクセスしようとしてい る資源が最もアクセスし易くなるような方式とするということも行なわれている 。

処理速度が絶えず向上し、また接続される種々の資源デバイスのボード上に構成 されるインテリジェント部分が増強されるにつれて、コンピュータ・システムの 夫々の構成要素ないし資源の間における通信並びにデータ転送処理を促進するこ との必要性は、いよいよ切迫したものとなってきた０本発明はこの切迫した必要 性を対象とするものであり、それに対処せんとするものである。

ｉ艶立皇１ 本発明は、コンピュータ・システム内に一般的に使用されている種々の資源を相 互接続するために用いられるものである。このシステム内に使用されている複数 のデバイスの各々は、アダプターロジックを介して分配マトリクス・スイッチに 接続されている。このマトリクス・スイッチは、このスイッチに接続されている 任意のデバイスからこのスイッチが接続されている他の任意のデバイスへの、独 立した経路を確立するように構成されている。この方式により、このスイッチを 介して互いに接続されている資源どうしの間で、同時にパラレルに処理を実行す ることが可能となっている。

データ転送は、データ信号と３つのハンドシェイク信号とを用いて行なわれ、そ れらの３つのハンドシェイク信号のうちの２つは受信側デバイスへ送られる信号 であり、残りの１つはこの受信側デバイスによって発生される肯定応答信号であ る。データはパケットの形態としたフォーマットで転送され、そのフォーマット によれば、データ転送先のデバイスのアドレスが先頭に置かれ、その後に、実質 的なデータを表わす複数のバイトが続くようにされている。適切な動作が確実に 行なわれるようにするために、データの送信と受信とが実行されている間にエラ ー検出アルゴリズムが用いられ、このエラー・チェックの結果を利用して、当該 データが適切に受信されたことを表示するハンドシェイク信号をトリガするよう にしている。

本発明を達成するために、分配マトリクス・スイッチを介して転送されるデータ を受信するように構成されたインターフェイスを備えた資源の各々ごとに、アダ プタ・ロジックを備えた資源ボードが使用されている。このアダプタ・ロジック は、マイクロプロセッサの制御の下にデータの格納と送信とを行なうと共にエラ ー検出アルゴリズムを実行するものである。更にこの同じアダプタ・ロジックが 、データの受信と、データの転送先の資源で発生されてリクエストを発した側の デバイスへ送り返されるハンドシェイク信号の受信とを行なうようになっている 。

このアダプタ・ロジックを備えた資源ボードはスイッチ・マトリクスに接続され ており、スイッチ・マトリクスはそれ自身に組み合わされた制御ロジックを含ん でいる。

この分配マトリクス（スイッチ・マトリクス）は、対処すべきリクエストを受入 れるために、同マトリクスに接続されている種々のデバイスをシーケンシャルに 走査する。２つの資源が同一の転送先デバイスを同時にアクセスすることがない ようにするために、ｆ＆定ロジックが備えられている。制御ロジックは、対処す べきリクエストを受信したならばそのリクエストの転送先デバイスへの相互接続 経路を確立し、この相互接続経路は全てのデータが成功裏に転送完了されるまで の間維持される。もしこの転送が実行されている間に、別のデバイスを転送先と した第２のリクエストが発生した場合には、以上と同一のプロセスが実行され、 それによって先の接続経路からは独立した別個の接続経路が、第２のリクエスト 発生側デバイスと第２の転送先デバイスとの間に確立される。このようにして、 マトリクスに接続されている全てのデバイスについて、１つのデバイスを他のデ バイスへと相互接続することができ、そして全ての資源を相互接続することが可 能となっている。

本発明の以上の利点と目的、並びにその他の利点と目的については、以下の好適 実施例の説明と、添付の図面と、本明細書に添付された請求の範囲とを参照すれ ば、当業者には明白に理解することができよう。

図面の説明 第１図は本発明のブロック図であり、本発明の目的を達成するためにシステム資 源が分配マトリクスにどのように接続され、またそれらのシステム資源どうしが 分配マトリクスを介してどのように相互接続されているかを示す図である。

第２図は典型的な一例としての資源ボードのブロック図であり、この資源ボード は、インターフェイスを介してハードディスクやフロッピーディスク、ないしは ディスプレイ等に接続されていると共に、１台ないし複数台のホスト・コンピュ ータと通信するものである。各々の資源ボードは、送信用の１１木と受信用の１ １木の１合わせて２２本のラインによって分配スイッチに接続されるように構成 することが可能となっている。

第３図は分配スイッチのブロック図であり、この図に示されている分配スイッチ は１６Ｘ１６のマトリクスとして構成され、また制御ロジックを備えており、こ の制御ロジックは、接続されている複数のデバイスをシーケンシャルにポーリン グし、デバイス間の接続経路を確立し、そして同一のデバイスを転送先とした複 数のリクエストの間の裁定を行なうためのロジックである。

第４図は、アドレス・バイトを含む転送データ、並びに３種類のハンドシェイク 信号のタイミングΦダイアグラムであり、３種類のハンドシェイク信号とは、デ ータ１１７Ｌ／−Ａ　（ｄａｔａ　ｆｒａｍｅ：　ＤＦＲ）信号と、データ・バ イト有効（ｄａｔａ　ｂｙｔｅ　ｖａｌｉｄ：Ｄ　Ｂ　Ｖ）信号と、それに転送 先デバイスからの返信信号であるデータ・バイト肯定応答（ｄａｔａ　ｂｙｔｅ 　ａｃｋｎｏｗｌｅｄｇｅｄ　：　Ｄ　Ｂ　Ａ　）信号の３つである。

第５図は、アダプタ・ロジックの構成要素の回路図である。

第６図は、本発明に従って構成された、シーケンスＯスキャナ、裁定ロジック、 並びにスイッチ・マトリクスの実施例の回路図である。

好適実施例の説明 本発明に係る資源ボード２０とマトリクス・スイッチ３０とは、超大規模集積回 路（ＶＬＳＩ回路）を用いて製作するのに極めて適した構成となっている。しか しながら、ディスクリートな素子を用いて本発明を構成することも可能である０ 本発明を達成するために採用されている主要な原理の説明を容易にするために、 本発明の好適実施例としては、ディスクリートな素子を用いたものを説明するこ とにする。しかしながら当業者には理解されるように、本発明の機能並びに目的 をＶＬＳ　Ｉチップを用いて達成するということも、本明細書に添付された請求 の範囲の意図並びに範囲に包含されるものである。

第１図は典型的な一例のシステムの全体のブロック図である。このシステムは、 複数の資源ボードを使用し、分配マトリクス３０を介して相互接続がなされてお り、それらの資源ボードは、このシステムの構成要素をマトリクス・スイッチ３ ０ヘインターフエイスし、或いはそれらの構成要素どうしをこのマトリクス・ス イッチ３０を介して互いにインターフェイスするためのアダプタ・ロジック２０ を備えている。

第１図にブロック図の形式で示されているように、分配マトリクス３０は複数の 資源の全てを相互接続しており、それらの資源は、典型的な一例としては１つの コンピュータ・システムの内部の資源である。それらの資源の中には、非同期ホ スト・コンピュータ２４及び同期ホスト・コンピュータ２５に接続されている通 信システム２２及び２３、ネットワーク−インターフェイス資源ボード２６を介 して接続されているローカル−エリア・ネットワーク、ローカル・チャネル資源 ボード２８を介して接続されているメイン・フレーム−コンピュータ、ステージ 、ン・コントローラ資源ボード３２を介して接続されているディスプレイ端末な いしプリンタ２９であって、工業規格によればＩＢＭコンパチブルのディスプレ イ並びにプリンタとされており第１図にはｒ　Ｃ０ＡＸ”Ａ″Ｊと記されている 、様々なタイプのディスプレイ端末ないしプリンタ、並びに、その他のタイプの 例えばり−−データ社（Ｌｅｅ　Ｄａｔａ　Ｃｏｒｐｏｒａｔｉｏｎ）製のディ スプレイ３５であって、「ＣＯ＾Ｘ”Ｌ″Ｊ用のディスプレイ並びにプリンタの ためのステージ、ン・コントローラ資源ボード３７を介して接続された状態で示 されているディスプレイが含まれている。更には、１つないし複数の他の分配マ トリクス３０と相互接続するためのゲートウェ、イ資源ボード３８を備えること も可能である。

処理を開始するためにはシステム処理資源ボード４１を使用すれば良く、このシ ステム処理資源ボード４１には、同ボードの基本的動作が満足すべきものである ことを確実にするために実行される診断ルーチンないし自己試験ルーチンを組込 んでおくことができる。

更にはシステム・ローダ・ボード４３が備えられており、このボード４３は、例 えばハード・ディスク式格納装置４４やフロッピー舎ディスク式格納装置Ｆ４５ をはじめとするいかなる種類の格納媒体のプログラムでもアクセスすることが可 能となっている。最初にロードされるルーチンは使用可能なアドレスを照会する 問合せを行ない、それによって、いずれの資源が「生きて」いるか。

即ち能動状態となっているかを判別する。典型的な一例としては、このシステム ・ローダ・ボード４３のルーチンは更に、データのブロックのロードをも実行し 、そしてスイッチ３０を介してシステム処理資源ボード４１への転送を行ない、 この転送は後に説明する肯定応答方式　即ちリード・バック（ｒｅａｄ−ｂａｃ ｋ　）方式によって検証される。

第２図及び第４図に関しては、典型的な一例のシステム資源ボード２０と分配マ トリクスとのための、データ並びにハンドシェイク信号と、データ転送プロトコ ルとを理解することができる。

第２図に関して説明すると、典型的な一例のシステム資源ボードは、典型的な構 成例としては、４つの制御要素６０〜６３並びに送信回路部６５及び受信回路部 ６６から構成されている。一般的なマイクロプロセッサ６０（例えばインテル８ ０８８でも良い）がこの資源ボードｌＯのコントローラの機能を果たしている。

これはマイクロプロセッサによる典型的な一構成例である。

リード／ライト・メモリ６１は、典型的な一例としては、動作プログラムを格納 し、また、一時的データ・レジスタやスクラッチ−パッド・スタック、並びにマ イクロプロセッサ６０が必要とするその他の一時的格納機能を果たす、ＲＡＭ格 納装置である。リード参オンリ拳メモリ６２は、典型的な一例としては、ブート ・プログラムを格納しているＲＯＭである。このブート・プログラムの中には、 資源ボードに電源が供給される際に用いられる診断ルーチン及び初期化ルーチン や、設定情報等が含まれている。「リアル・ワールド」インターフェイス６５は 例えば一般的なＲ５−２３２型インターフエイス等の、種々のタイプのデバイス や環境へインターフェイスするために必要とされるロジックである。第１図及び 第２図に示されているように、典型的な一例としての用途は、ディスク４４への インターフェイス、フロッピー拳ディスク４５へのインターフェイス、それに資 源ボード２０がＩＢＭのプラグに対してコンパチブルなディスプレイ２９やり− ・データ社製ディスプレイ３５と通信できるようにする同軸ケーブルへのインタ ーフェイス等である。典型的なロジックであれば、更に、資源ボード２０がシリ アル・ネットワーキング環境へインターフェイスすることを可能としており、ま た、チャネル・インターフェイス２８を介してメイン・フレーム・コンピュータ へ直接的にインターフェイスすることを可能としている。更には、種々の通信デ バイス２２．２３のいずれに対しても、その通信デバイスが非同期的なものであ ると同期的なものであるとを問わず、また、高速であると低速であるとを問わず 、或いはモデムによる接続であると直接接続であるとを問わずに、インターフェ イスすることが可能となっており、或いはスイッチ３０の外部に存在するに任意 の種類の環境へ接続ないしインターフェイスするために必要なその他の任意のロ ジックにインターフェイスすることも可能となっている。

エラー制御は、好ましくは、エラー検出法を用いて行なわれる。その種の方法の うちの１つの方法である第２図に示されている方法は、パラレルに実行されるサ イクリック・リダンダンシー・チェック（ＣｙｃｌｉｃＲｅｄｕｎｄａｎｃｙ　 Ｃｈｅｃｋ　：　ＣＲＣ）　テある。この方式のシステムは、従来より、インテ ル社（Ｉｎｔｅｌ　Ｃｏｒｐｏｒａｔｉｏｎ　）やモノリシック・メモリーズ社 （Ｎｏｎｏｌｉｔｈｉｃ　Ｍｅｍｏｒｉｅｓ。

Ｉｎｃ、　）等をはじめとする数社から入手可能となっており、またこの方式の システムは、複数個のラッチを直列に接続し、ラッチ内の他の桁との間で排他的 ＯＲをとられる複数のビットがフィードバックされるようにして、構成すること ができる０本発明の好適実施例においては１６ビツトのＣＲＣアルゴリズムが用 いられており、このアルゴリズムによる処理結果はＣＲＣ発生回路６８で発生さ れ、そしてこの処理結果は、第４図に示されているように、１回の転送データ５ １の中の最後の２つのバイト７１．７２として転送される。同じＣＲＣ回路が、 受信側の資源ボード２０が受信したデータをチェックするための、ＣＲＣチェッ カ７４としても用いられる。後に更に詳細に説明するように、ＣＲＣチェッカ７ ４により算出されたＣＲＣの値が、ＣＲＣ発生回路６８によって発生され転送デ ータの中の最後の２つのバイトとして転送されたＣＲＣの値と一致している場合 には、第４図に示すように、データの適正受信を表示する肯定応答信号７５がリ ード・バック−パルスとして送出されるようになっている。

ＣＲＣ発生回路６８に加えて、送信回路部６５は更にＦＩＦＯ方式のデータ格納 手段７７と送信制御回路７９とを含んでおり、それらについては後に更に詳細に 説明する。受信回路部６６も同様に、受信したデータを格納するためのＦＩＦＯ 方式のデータ格納手段８２と受信部制御回路８４とを含んでおり、それらについ ても、本発明の詳細な構造の説明に際して詳述することにする。

次に第３図に関し、分配マトリクス・スイッチ３０は任意のＮＸＮの形態で構成 することができる。第３図には、１６Ｘ１６としたマトリクス８５が示されてお り、このマトリクスは１１面の平面を持ち、即ち１１階の階層構造とされている 。このマトリクスへの、送信信号のための１６箇所の接続部８８が設けられてお り、それらの接続部８８の各々は、８木のデータ・ラインと、ハンドラｚ　イク 信号Ｘ　Ｄ　Ｆ　Ｒ、Ｘ　Ｄ　Ｂ　Ｖ、及びＸＤＢＡ（５０，５２，５３）のた めの３木の信号ラインとを含む１１本のラインを有している。同様に、接続され ている夫々のデバイスからこのスイッチ・マトリクス８５への、１６箇所の受信 用接続部９１が設けられており、それらの接続部の各々は、このマトリクスに接 続された１１木のパラレルなラインを有しており、それらのうちの８木はパラレ ルなデータ・ライン、そして残りの３木はハンドシェイク信号ＲＤＦＲ，ＲＤＢ Ｖ、及びＲＤＢＡ　（５０，５２，５３）のための信号ラインである。

スイッチφマトリクス８５には、制御回路部と、スキャナ即ちシーケンス・タイ マ９５がと接続されており、このタイマ９５は一般的なマスタークロック９７に よってクロッキングされている。このシーケンス・タイミング回路（シーケンス ・タイマ）９５は、全ての送信回路部６５の接続部８８をシーケンシャルにポー リングし、それによって、対処すべきリクエストが存在していることを表示する データ・フレーム信号５０を、いずれかのデバイスがスイッチ８５を介して送信 しているか否かを判定するものである。対処すべきリクエストが存在しているこ とがデータΦフレーム信号によって表示されていた場合には、１６ビツトのアド レス参ラッチ９８が、一般的な構造ののディレィ争タイマ１０２を介してデータ ・フレーム検出ライン９９に接続され、それによって１６Ｘ１６の相互接続部８ ５のうちの１組の接続部が活性化される。ディレィ・タイマ１０２は、「アタッ ク信号」即ち対処を要求するリクエスト信号を遅延させるのではない、このディ レィ・タイマ１０２は、エラーかノー・エラーかを示す肯定応答パルス７５の目 的が達せられるようにするために、接続を解消する切断動作を遅延させるのであ る。

裁定ロジック１０５　（これについては後に更に詳細に説明する）が、接続を確 立するためと、同一のデバイスを転送先とする複数の互いに競合するリクエスト の間の裁定とを行なうために、アドレス・ラッチ９８とスイッチ８５とに接続さ れている。ｔＬ定ロジックｌＯ５は、接続を確立すべき行アドレスと列アドレス とを指定するものであり、ここでいう接続には、ＤＢＡ信号即ち肯定応答信号５ ３を転送するための返信用接続も含まれる。ｔ＆定ロジック１０５は更に、接続 を確立するための接続イネーブル信号を発生すると共に、スイッチ８５を通って 流れるデータ５１をストローブする０以上の全ての要素は、一般的な構造のリセ ット回路１０８によってリセットされるようになっている。

次に第２図ないし第４図を参照して、データ転送の基本的プロトコルについて説 明することにする。ここで理解しておいて頂きたいことは、典型的なデータ転送 の場合には、それがマイクロプロセッサによって発生されたデータの転送であれ 、或いはダイレクト・メモリ・アクセス（ＤＭＡ）によって得られたデータの転 送であれ。

スイッチ３０の双方の側に１つづつの計２つの資源ボード２０が関与するという ことである。従って、送信信号及び受信信号と処理とに関する。第２図及び第５ 図に関する説明は、当然のことながら、接続部８８へ向けて送出を行ないそこか らスイッチ８５を介して転送を行なう第１の資源ボード２０と、それと類似の構 造及び構成の、スイッチ３０を介して接続部９１から信号を受信する別の第２の ボード２０とを対象とした説明となる。ただし１本発明によれば、ある１つのデ バイスが試験等の目的のために自身に向けて送信を行なうことも可能となってい る。

第４図に示すように、いかなる転送データ５１も、その先頭のバイト５５はその データを転送すべき転送先アドレスとなっている。この先頭のデータ・バイト５ ５はＣＲＣ発生回路６８に動作を開始させ、また１分配マトリクス３０へ導かれ ているＸＭＩＴデータ・ライン（送信データ・ライン）１１０上へ送出される。

僅かな時間の後にＸＤＦＲ信号１１２が活性化される。この信号はハ、イ状態へ 転じる信号であり、データ５５の転送が行なわれている間中、ハイ状態即ち活性 化された状態となっている。このビット１１２が活性化されると、第３図に示さ れた、スイッチ３０の内部に備えられている裁定ロジック１０５が、データの転 送先が空き状態にあるか否かを判別する。転送先が空き状態であれば、裁定ロジ ック１０５は接続を許可する。すると先頭のバイト５５が、分配マトリクス８５ の受信側ポートの対応するアドレス９１へ供給される。受信部制御回路８４は、 この先頭バイトを受取ったならば、その受信データ１１５がリアル・ワールド拳 インターフェイス６３を介して接続されているデバイスを真正にアドレスしてい るデータであるか否かを判別する。そのアドレスが適切であれば、そのデータは 受信データ格納装置８２に格納される。このデータは更にＣＲＣチェッカ７４内 において循環され。

そしてＲＤＢＶ信号によってデータのバイトの有効性が表示される。このＤＢＶ 信号５２は更に、送信データ・ライン１１０上に活性状態のデータ５１が存在し ている間は、活性化された状態にある。

転送先デバイスに接続されている資源ボード２０上の受信部制御回路８４がデー タ５１の受取りを完了し、そしてこの情報（データ）の先頭バイト５５を処理可 能となったならば、ＲＤＢＡ信号５３が送出される。この信号５３は送信側資源 ボードへ送り返され、それによってこの情報の第２番目のバイトの送出が可能に なる。この第２番目のバイトは、実質的なデータを表わすデータ・バイトのうち のＭ４１４１番目イトに他ならない、ハンドシェイク信号５０，５２．５３を含 むこのプＣセスは、このデータ５５の転送が行なわれている間中、反復して実行 される。データ・フレーム信号（ＸＤＦＲ信号）１１２は、ＲＤＦＲ信号として 、即ちライン１１６の信号として受信されるが、この信号１１２はメツセージ（ データ）の転送の間中、活性化された状態にある。送信側資源ボードは、ＸＤＢ Ａ信号１１７が活性状態へ移行しまた不活性状態へ移行するその度ごとに、デー タの次のバイトを送出する。それ以後、ＸＤＢＶ＠号１２１（これはＲＤＢＶ信 号１２２でもある）は、情報（データ）の１つのバイトが送出されるごとに活性 状態となり、そして受信回路部６６から送出される肯定応答信号（ＲＤＢＡ信号 ）１２４であってしかも送信回路部６５へ送られる肯定応答信号（ＸＤＢＡ信号 ）１１７が、データ５５が受信回路部６６によって受信されたことを表示する。

典型的な場合には、データは先ず、典型的な構成の資源ボード２０上に設けられ ている送信用格納ブロック７７へ入力される。このデータは、そこに格納された 後にバス上へ出力され、そして受信回路部６６によってそのバスの上から一度に １バイトづつ取り出される。受信回路部６６は続いてそのデータをその受信回路 部の受信データ格納ブロック８２にロードし、そして１バイト受取るごとに肯定 応答信号１２４を送出する。データ５５のライン１１０上への送出が行なわれて いる間中、送信回路部のＣＲＣ発生回路６８は同ＣＲＣ発生回路６８の内部に組 込まれているＣＲＣ多項式に基づいた計算処理を継続的に実行しており、そして このＣＲＣ発生回路６８は送出されたデータ５５に基づいた計算結果を算出する ことになる。

この計算結果は、このメツセージ（データ）の転送終了時に、このメツセージの 末尾に付は加えられた最後の２つのパイ）７１．７２の情報として用いられ、そ してデータ５５として受信回路部６６へ送信される。受信側においては、ＣＲＣ チェッカ７４がライン１１５上を送られてくる１つ１つのバイトを取り出し、そ して同様の計算処理を実行する。メツセージの転送終了時にその計算の答が送信 回路部６５によって送信されたときには、受信回路部６６はそれを通常のデータ ５５であるかのように受信する。メツセージの転送が終了したときには、ＣＲＣ チェッカ７４は計算の答として所定の値を保持している。もしこの実際にＣＲＣ チェッカ７４によって算出された計算の答が所定の値と一致しているならば、そ のメツセージは適正であると見なされる。

データ・メツセージ５５の転送が終了すると、’ＸＤＦＲ信号１１２（これはＲ ＤＦＲ信号１１６でもある）が非活性状態に転じる。スイッチの接続状態は、第 ３図に示されたディレィ・タイマ１０２のために、このＤＦＲ信号５０が非活性 状態となった後も尚、僅かな時間の間活性化されたままの状態に保たれるが、こ れは受取ったメツセージに応答するためである。この応答は、ＲＤＢＡ信号７５ １即ちライン１２４．１１７上に送出される肯定応答信号の形を取る。この肯定 応答信号が送出されることにより、メツセージがエラー無しに受取られたことが 表示される。

第３図を参照することにより、分配マトリクス即ちスイッチ３０の動作を理解す ることができる。

第４図に示すように、アドレス・バイト５５はデータ・フレーム信号５０がハイ 状態となる以前に送出を開始される。１６Ｘ１６のマトリクスの場合には、アド レス管バイト５５の中の下位の４桁がアドレス・コードを含んでおり、そしてこ の下位の４桁は、送信側接続部８８からスイッチ・マトリクス８５を介して接続 部アドレス・ラッチ９８へ送られる。シーケンサ（シーケンス・タイミング回路 ）９５が、ポーリング動作のシーケンスを制御しており、この制御は１図中に０ ないしＦで示されている複数のライン８８に接続されている１６個の送信回路部 を、無限循環するラウンド・ロビン方式で常時走査することによって行なわれて いる。ＤＦＲ信号５０がハイ状態に転じると同時に、その状態変化が、ディレィ ・タイマ１０２を介して、複数の接続部アドレス・ラッチ９８のうちの１つによ って検出される。この情報はシーケンス・タイマ９５によって同期を取られた上 で、スキャナ９５の動作と同期してその１つの接続部アドレス・ラッチ９８の中 ヘラッチされる。ディレィ・タイマ１０２は双方向に遅延を発生するものではな い、ディレィ・タイマ１０２は、リード・バック肯定応答パルス７５がその目的 を達成できるように、データ・フレームの解除の方向に対して遅延を発生させる のである。データ・フレームの開始の方向に対しては、接続部アドレス・ラッチ ９８に遅延が発生されることはない。

アドレスがラッチされたならば、そのラッチ動作から数えてシーケンス・サイク ル２回分の後に、そのアドレスが裁定ロジック１０５によって処理されてマルチ プレクシング番マトリクス８５へ転送される。

裁定ロジック１０５がこの転送を行なうのは、受信側アドレスであるこのアドレ スが使用可能な状態にある場合である。裁定ロジック１０５がこの転送を行なっ たならば、接続部アドレス・ラッチからこの裁定ロジック１０５を介して供給さ れたこのアドレス・データは、続いて、マトリクス８５の中にラッチされる。こ れによって、マトリクス８５の１つの交点における接続が確立される。概念上は 、このマトリクスは１６行、１６列で１１の平面を持っている０以上の交点接続 と同一の送信方向の交点接続が、上から１０番目までのｌＯ平面の全てにおいて 確立され、また、第１１番目の平面では。

肯定応答を返すハンドシェイク信号５３を転送するための、以上の交点接続に対 して相補的な接続が確立される。

接続を要求されたデバイスに対し、既に別の接続が確立されている場合には、裁 定ロジック１０５は要求された接続の確立を阻止し、また、受信側デバイスが使 用可使状態にないときには、送信回路部６５へは肯定応答信号５３は返されない 、受信側デバイスが使用不能状態であるために送信側デバイスが時間切れ（タイ ム−アウト）を生じる場合の、その時間切れの時刻は、送信側資源ボードの遅延 機能によって決められている。送信回路部６５が再送信を何回まで試みるかとい う再試行の回数は、リード・オンリ・メモリ６２に基づいて行なわれるソフトウ ェア制御によって決められている。

次に第５図及び第６図を参照しつつ、ディスクリートな素子により構成する場合 の本発明の好適実施例について説明する。第５図及び第６図は、典型的な具体例 の資源ボード２０と４×４マトリクス・スイッチ３０の回路図である。当業者に は理解されるように、第６図のディスクリートな素子を用いても、またＶＬＳ　 Ｉ回路を用いても、ＮＸＮの任意のマトリクス・スイッチ３０を構成することが 可能である。

第５ａ図に関して説明すると、ＡＮＤゲー）、ＮＡＮＤゲート、及びＰＡＬ（プ ログラマブル・アレイ・ロジック）１５０を含むマイクロプロセッサ・インター フェイス・ロジック２０が用いられており、ＰＡＬ１５０は、マイクロプロセッ サ・バスから入力してくる複数の信号をデコードして併合することと、資源ボー ド２０上に備えられているデータ・レジスタ、制御レジスタ、並びにステータス 拳レジスタの選択とを行なうために用いられている。ＰＡＬ１５０は、複数のマ イクロプロセッサ信号をデコードした上で、それらをボード２０のその他の構成 要素へインターフェイスする。また、ＰＡＬ１５０は、マイクロプロセッサ・バ スから複数のアドレス制御信号を取り出し、それらを論理的に併合することによ って、マイクロプロセッサから送出された読出し信号や書込み信号等の信号のデ コードを行なう、更には、３状態の８進数トランシーバが含まれており、このト ランシーバは製造メーカーの製品番号が７４ＬＳ２４５であり、アダプタ・ロジ ック即ち資源ボード２０の内部データ・バスを、このアダプタ・ロジックがイン ターフェイスしているデーターバスから分離させるための、データ・バッファ１ ５２として用いられている。更に第５ａ図には、制御レジスタとして用いられて いるＤ−フリップフロップ１５２〜１５６が図示されている。マイクロプロセッ サによって送信動作ないし受信動作の準備が行なわれるときには、それらの制御 レジスタによって、送信回路部６５ないし受信回路部６６の設定がなされる。

その設定により、第５ａ図に示されているように、内部割込み送信信号が確立さ れ（１６１，１６２）、送信動作がイネーブルされ（１６４）、及び／または、 ＤＭＡ送信がイネーブルされる（１６６）のである、更には送信終了信号１６７ も制御レジスタ１５２によって確立され、それによって送信が終了される。同様 に、受信をイネーブルする（１６８）ためと、受信ＤＭＡの転送をイネーブルす る（１６９）ためと、内部受信割込み条件を確立する（１７０，１７１）ためと に、Ｄ−フリップフロップ１５５，１５６が用いられている。

第５ｂ図について説明すると、同図には送信回路部６５の残りの部分が示されて いる。送信回路部６５及び受信回路部６６は、１６メガヘルツのクロック１７５ で駆動されている。状態マシン２００へ入力する信号を、その入力の前に安定さ せるために、ラッチ１７７が備えられている。この状態マシン２００は、製造メ ーカーの製品番号がＰＡＬ−Ｃ２２Ｖ１０のものであり、一連の複数のレジスタ を出力部に備えた、ＡＮＤゲートとＯＲゲートとの両方から構成されたＰＡＬで ある。従って、ある１つの入力が変化すると、この状態マシン２００は出力の条 件となっている一連の複数の状態を１つづつ上昇して行く、この一連の状態の全 てを通過したならば。

この状態マシン２００は次の入力条件を待機し、そして再び動作を続けた後に停 止する。これによって、スイッチ・インターフェイスのハンドシェイク動作の制 御が行なわれる０例えば、ライン１６４上の送信イネーブル信号がハイ状態であ り、従ってデータ送信レジスタの中にデータが存在している場合には、このシー ケンス・マシン２００は、ハンドシェイク信号の１つであるライン１１２上ＣＦ ）デーｐ−７レーＡ信号（ＸＤＦＲ）５０を送出させ、その後にそのデータの有 効性をライン１２１上のＸＤＢＶハンドシェイク信号によって表示する。状態マ シン２００は１６メガヘルツのクロック１７５によって駆動されているため、６ ２と２分の１ナノセコンド毎にその状態を変化させることができる。

従って、一度に１つづつのバイトがプロセッサから送信データ・レジスタ１８０ ヘロードされ、このバイトは３状態ラツチ１８０が状態マシン２００によってイ ネーブルされたときに出力バスへ送出される。このデータ拳バイトの後には、転 送が有効であることを示すＸＤＢＶ信号５２が続いて送出される。このＸＤＢＶ 信号５２は肯定応答信号であるＸＤＢＡ信号５３が受信されたならばロー状態に 転じ、すると状態マシン２００はプロセッサからの次のバイトの受信を待機する ようになる０次のバイトが受信されたならば、以上のプロセスが再び繰返される 。状態マシン２００の制御は、第５ａ図に関連して説明した送信制御レジスタ１ ５２〜１５４によって行なわれている。

第５ａ図を参照することにより、送信動作を実行するために第３ビツト〜第７ビ ツトが送信制御レジスタとの関連においてどのように利用されているかを理解す ることができる。第３ピツ）（Ｄ３）は転送を強制的に終了させるビットである 。第４ピツ）（Ｄ４）はＤＭＡモードをイネーブルするビットであり、送信制御 レジスタ１５４の第３出力端子に接続されていて、送信ＤＭＡイネーブル信号が 送出されるビットである。更に２つの割込み送信信号が含まれており、一方の割 込み・信号は送信終了に関するものであり、もう一方の割込み信号は送信準備完 了に関するものである。第７ビツ）（Ｄ７）に送出される送信イネーブル信号は 、送信回路部６５をイネーブルして送信を行なわせる信号である。

送信すべきデータは単バイト用ラッチ１８０の中に保持することができるように なっている。このラッチ１８０は即ち第２図に関連して説明したＦＩＦＯメモリ ７７であり、製造メーカーの製品番号が７４ＬＳ３７４のものを用いることがで きる。この送信データ格納装置７７（ラッチ１８０と称してもＦＩＦＯメモリ７ ７と称しても良いが）の出力は、製造メーカーの製品番号がＥＰＬＤ５ＣＯ９０ のＣＲＣチップ１８３に接続されており、また更にデータ・ライン１１０を介し てスイッチ３０へも接続されている。

データ参バイト５５の送信は先に説明したプロセスに従って実行される。送信デ ータ格納装置１８０へは一度に１つづつのバイトがロードされ、このことは、デ ータ送信の仕方がＤＭＡ動作であっても、また、データのロードがマイクロプロ セッサによってシーケンシャルに行なわれる場合であっても同じである。データ の送信動作と、ハンドシェイク信号５０．５２．５３による信号動作とは、ライ ン１６７上の送信終了信号ＥＮＤ　　ＸＭＴが活性状態に転じるまで、次々と続 けて実行される。送信終了信号１６７が活性状態になったならば、ＣＲＣ発生回 路１８３の出力がイネーブルされ、この出力は各々が８ビツトづつの、２つの半 休部分に分割されて出力される。ＣＲＣ発生回路６８は、ライン１１０を介して スイッチへデータが送出されていた間は、その１つのバイト毎に同回路の自身の アルゴリズムに従って動作を行なっていたのであり、その動作の結果得られた１ ６ビツトの値は、その上位バイト７１を転送データ５１の最後から２番目のバイ トとして、また、その下位バイト７２を転送データ５１の最後のバイトとして送 信するという方法で送信される。また、それらの各バイトの送信は、実質的なデ ータ５１を送信するのに用いられたものと同じハンドシェイク信号５０，５２． ５３を用いて行なわれる。下位バイト７２が送信されてそれに対する肯定応答が 受信されたならば、状態マシン２００はデータ争フレーム信号（ＸＤＦＲ信号） １１２をロー状態に転じ、また、ＣＲＣチェッカ１９０が最後の２つのパイ）７ １．７２を含めた転送データの評価を行なって受信ＣＲＣチェッカ１９０のステ ータスを発生する。このチェックの結果が、データの適正な受信を表示する有効 なものであれば、エラーが存在していないことを表示する更に１つのパルス７５ が送信回路部６５へ送り返される。このパルスは第５ｂ図に示すリード・バック ・フリップフロップ１８３によって検出される。

フレーム信号５０が活性状態にある間は、リード・バ、り・フリップフロップ１ ８３はオン状態に保持されてい！、、：のＸＤＦＲ信号１１２　（７Ｌ／−ム信 号５０）　カ非活性状態に転じたならば、リード・バック・フリップフロップ１ ８３は、第４図に示す最後の肯定応答７５を待つ待機状態に入る。

このパルス７５を受信したときに、リード中バック・フリップフロップ１８３は クリアされるが、それは、Ｄ入力（ピン２）が接地されているからである。この クリアは、通常は、ケーブル長さや伝播遅延等に応じて、５００ナノセコンド以 内の任意の時点に起こるようにされている。ライン１１２上のデータ・フレーム 信号５０がロー状態に転じると同時に、ディレィ拳カウンタ１８６がライン１８ ７でイネーブルされて非同期的にクリアされる。このディレィ拳カウンタ１８６ は、１６メガヘルツのクロック１７５の遷移を８回カウントした後に、ライン１ ８８が接続されているそのＱＤ端子（ビン６）の出力をハイ状態に転じる。この 、ハイ状態に転じるまでの間の時間が、データ５５の転送を検証するために確保 されている遅延時間である。

転送の適切性は、状態マシン２００によってチェックされている。ライン１８８ 上の遅延信号がハイ状態にあり且つライン１ｇ９上のリード参バック・フリップ フロップ１８３の出力がハイ状態にないのであれば１行なわれた転送は適切だっ たのである。ライン１８８上の遅延信号がハイ状態にあり且つリード・バック・ フリップフロップ１８３の出力が尚ハイ状態のままであるならば、データ５１の 転送中にエラーが生じたのである。この場合には、リード−バック・フリップフ ロップ１８３がリセットされ、そして、受信回路：Ｂ４Ｃにおいてリード・バッ ク・エラーが検出されたことを表示するステータス信号が、ライン１９０上に送 出される。

ＸＤＢＡエツジ検出フリップフロップ１９２が、肯定応答信号５３（ＸＤＢＡ信 号）の立下り、即ちトレーリング・エツジを監視している。この信号の立下りが 発生したならば、このフリップフロップ１９２はバイト準備完了フリップフロッ プ１９４をクリアする。このパイ）準備完了フリップ拳フロップ１９４は、プロ セッサ６０が送信データ・レジスタ１８０にロードを行なうときにセット状態と される。データ５５が送信データ・レジスタ１８０に書込まれる際には、バイト 準備完了フリップフロップ１９４がセット状態とされ、このフリップフロ７プ１ ９４の出力が状態マシン２００へ送られ、それによって、レジスタ１８０の中に 送信すべきバイトが存在していることが表示されるのである。

次に第５Ｃ図に関し、同図には受信回路部６６が示されている。受信回路部６６ は送信回路部６５と類似の構造であるが、ただし状態マシン・ロジックは含まれ ておらず、それは、このシステムにおいては、タイミングは送信回路部６５によ って統率制御されるようになっているからである。受信回路部の夫々の回路は、 基本的には信号のエツジによってトリガされるエツジ・トリガ式デバイスである 。受信回路部準備完了フリップフロップ２０２は、バイト準備完了フリップフロ ー２プ１９４とは逆の働きをするデバイスであり、受信データ・ラッチ２０４が 空の状態にあるときにそれを表示するものである。送信されたデータ５５は、受 信されたならば、受信データ・ラッチ２０４（このラッチはＦＩＦＯとすること ができる）と、ＣＲＣチェッカ１９０とへ供給され、このＣＲＣチェッカ１９０ はＣＲＣ発生回路１８３に相当するデバイスである。

スイッチ３０から送られてくるデータ・バイトについての動作に関するシーケン スの中には、受信回路部イネーブル信号、活性状態のデータ参フレーム信号、そ れに活性状態のデータ・バイト有効信号が含まれている。更にまた、受信可フリ ップフロップ（受信準備完了７リツプフロツプ）２０２がクリアされた状態にあ り、それによってレジスタ２０４の中にデータが存在していないことが表示され ていることも必要とされる０以上の条件が満足されていれば、データ・バイト肯 定応答信号５３が送り返される。このＲＤＢＡ信号（データ・バイト肯定応答信 号５３）が送信回路部６５へ送り返されたならば、この送信回路部はデータ・バ イト有効信号を非活性状態へと転じる。これが行なわれたならば、この信号の変 化は、受信回路部準備完了フリップフロップ２０２によって検出される。このフ リップフロップ２０２がセット状態とされると、データ・ラッチ２０４に対しロ ードが行なわれ、そしてＣＲＣチェッカ１９０がクロックされてバイトが受信さ れ処理される。

受信回路部準備完了フリップフロップ２０２がセット状態とされ、そしてＣＲＣ チェッカ会チップ１９０が第１番目のバイトについての計算処理を完了するので あるから、この受信回路部準備完了フリップフロップ２０２がセット状態となる ときには、データ・バイト肯定応答信号５３は非活性状態となり、それによって 、データが受信回路部６６によって受信されたことが表示される。

受信可フリップフロップ（受信回路部準備完了フリップフロップ）２０２は、マ イクロプロセッサ並びにそれに接続されている装置が、ラッチであるＰＩＦＯ８ ２からバイトを取り出すまでは、セット状態を維持するようになっている。読出 エツジ検出フリップフロップ２１２が、読出し信号のトレーリング・エツジ（後 縁）を探索しており、それによって、ステータス並びにデータが安定化されしか も読出し信号の前に余計なバイトが受信されることがないようにしている。この 読出し信号のトレーリング・エツジは立上りであるが、この立上りが発生したと きに、読出しエツジ検出フリップフロップ２１２はセット状態となって、受信可 フリップフロップ（受信回路部準備完了フリップフロップ）２０２をクリアする 。この受信回路部準備完了フリップフロップ２０２がクリアされることによって 、受信回路部６６は、一旦クリアされた上で、次のデータ５５を受信できるよう にイネーブルされる０以上の動作によりデータ・バッファ８２がイネーブルされ てデータ・バスへの送出が可能となり、それによってプロセッサがそのバイトの データを処理することが可能となる。

データ・フレーム信号５０がロー状態即ち非活性状態に転じたときには、この信 号変化は、メツセージの転送が終了したことを示しているのである。送信回路部 ６５から送信される最後の２つのパイ）７１．７２はＣＲＣ発生回路６８の計算 処理の結果を示しているのであるが、これらの２つのパイ）７１．７２は通常の データとしてＣＲＣチェッカ１９０へ供給される。データの受信が適切に終了し た場合には、ＣＲＣチェッカ１９０の出力は真状態即ちロー状態となっている。

このＣＲＣチェッカ出力がロー状態であり且つライン２２２上のデータ・フレー ム信号５０がロー状態であれば、それらの両方の信号はＣＲＣエラー・フリップ フロップ２２０に接続されているため、ライン２２３上のＣＲＣＯＫ比出力ロー 状態となる。このＣＲＣＯＫ倍信号、ＮＯＲゲート２２７へ接続されているロー 状態の、ライン２２４上のデータ・フレーム信号５０と組み合わされ、それによ って、ライン２３０上にデータ・バイト肯定応答信号（ＲＤＥＡ信号）、即ち返 信パルス７５が発生され、この返信パルス７５によって、データが適切に受信さ れたことが表示される０以上の動作は、データ参フレーム信号が終了したことを 意味するフレーム信号５０の立上りの発生時に行なわれる。

パルス７５が返信ライン１２４上に存在している時間の長さは、リード・バ７り ・タイマ２３１とタイマ制御フリップフロップ２３３とによって制御されている 。ライン２２２上のデータ・フレーム信号５０がロー状態に転じるときに、タイ マ制御フリップフロップ２３３がセット状態となり、それによってリード・バッ ク・タイマ２３１がイネーブルされてカウント動作を開始する。このタイマ制御 フリップフロップ２３３は、製造メーカーの製品番号が７４Ｆ７４の、アクティ ブ・ロー信号（ロー状態が活性状態である信号）によりクリアされるフリップフ ロップであり、受信した転送の終了が検出されたことを表示するフリップフロッ プ・ステータス・ビットをセットするために用いられるパルスを発生するもので ある。

リードｅバック・タイマ２３１は、１６メガヘルツのクロック１７５のサイクル を４回カウントする。このタイマの出力がハイ状態に転じたならば、このクリア 信号（ハイ状態のタイマの出力）はインバータ２３６で反転され、そしてＮＯＲ ゲート２３７を介して転送されてタイマ制御フリ７プフロツプ２３３をクリアす る。

ＣＲＣエラーが発生した場合にはＮＯＲゲート２２７の入力がハイ状態となり、 それによってリードｅバック・パルス７５の発生が阻止される。これによって、 エラーが発生していることが、送信回路部６５に知らされるようになっている。

送信回路部６５により設定された遅延期間内にリード・バック拳パルス７５が受 信されない場合には、この送信回路部６５は、ソフトウェア制御の下に、転送デ ータの全体を再度送信することになる。

受信した転送終了信号、ＣＲＣＯＫ倍信号受信したデータ・フレーム信号、並び にＣＲＣエラー信号の各々は、第５ｄ図に示されている回路へ送られ、同図の回 路は、送信用ステータス・フリップフロップ並びに受信用ステータス・フリップ フロップである。

第５ｄ図に示されているのは、送信回路部６５のステータス−フリップフロップ ２４０〜２４３とラッチ２４５とバッファ２４７．並びに、受信回路部のステー タス・フリップフロップ２５０〜２５３とラッチ２５５とバッファ２５７であ条 、これらのうちのラッチは、受信したイベントを読出し状態にあるプロセッサに 同期させるために用いられている。送信バッファ２４７と受信バッファ２５７と は、バスから入力されるラッチ２４５．２５５のステータスをバッファリングす るために用いられている。初段送信ステータス−フリップフロップ２４０．２４ １並びに初段受信ステータス・フリップフロ、プ２５０，２５１への入力は、第 ５ａ図に関連して説明した受信ステータス争レジスタ並びに送信ステータス・レ ジスタの、夫々のデータ・ビットの第０ビツトに相当する。送受信される転送終 了信号は、送信側のＰＡＬ２００によって発生される。

ロジック・ゲート２７０．２７１は割込み信号を送出するためのものである。送 信側ゲート２７０は、送信終了割込み信号と送信可割り込み信号との論理和をと っている。これらのうちのいずれかの条件が存在している場合に、複数のビット がイネーブルされてプロセッサに割込みがかけられることになる。受信側ゲート ２７１も、またＤＭＡインターフェイス２７３．２７４も、同様の方式で動作す るようになっている。

次に第６図を参照しつつ、ＮＸＮの分配マトリクスとその制御回路とについて説 明する。

同図の回路図を参照すれば明らかなように、ディスクリートな素子を用いた場合 の１つの好適実施例においては、スイッチングやマトリクス８５は、好ましくは 複数のマルチプレクサ３００により構成される。第３図のブロック図に関連して 説明した１６Ｘ１６のマトリクス８５を例にとると複雑さが幾何級数的に増大す るため。

４×４のマトリクスについて説明し開示することにする。ただし当業者には理解 されるように、適当に素子の個数を増やすことによって任意のＮＸＮの大ききの マトリクス８５を構成することができ、また、スイッチ３０の機能及び動作をＶ ＬＳ　Ｉ回路に適したものとすることも可能である。ＶＬＳＩ回路は本発明の好 適な実施形態であるが、ディスクリートな素子はどには説明が容易でない。

スイッチ・マトリクス８５の主要部分が第６ａ図に示されており、この主要部分 は２０個のデュアル型の４対ｌマルチプレクサ３００から構成されており、それ らのデュアル型マルチプレクサは、非反転型の出力端子と共通の選択入力端子と を有するものであり、製造メーカーの製品番号は７４ＬＳ１５３である。このマ ルチプレクサ・チップは、その半体部分の各々が、４つのうちの１つの入力端子 が出力端子に接続されるように制御ロジックによってプログラムされた。４対ｌ マルチプレクサとなっている。このマトリクスの以上の部分は、１０本の順方向 配線のスイッチングを行ない、それらの配線を選択された１つの受信回路部へ接 続するための部分である。

このスイッチ・マトリクス８５の残りの部分である、肯定応答信号５３を送出す るための返信平面、即ち返信用マトリクス３３０が、第６ｃ図の先頭の部分に図 示されている。

第６ｂ図について説明すると、スイッチ３０の送信側に接続されている４つの資 源ボードから送られてくる、送信回路部ｘＯ〜ｘ３の各々に関するライン３３４ 〜３３７上のデータ・フレーム信号５０は、制御回路の入力部へ入力されるよう になっている。

スイッチ３０はシーケンサ９５によって制御されており、このシーケンサ９５は クロック３４２，３４４によって駆動されており、クロック３４２，３４４はタ イミング・カウンタ３４６並びにデマルチプレクサ３４８に接続されており、デ マルチプレクサ３４８は、その製造メーカーの製品番号が７４ＬＳ１３９である ０以上の構成によって、入力側の送信回路部ｘＯ〜ｘ３をシーケンシャルにポー リングするためのリング・カウンタ、即ち無限循環するラウンド・ポビン方式の カウンタが形成されている。ポーリング用パルスの各々は、第６ｂ図に図示され ている４つの入力フリップフロップ３５２〜３５５のうちの１つへ送出される。

それらのＤ−７リツプフロツプ３５２〜３５５はリセットによりシャットダウン されるが、それが行なわれるのは電源投入に際して全てが既知の状態から始まる ようにするときだけである。

ここに開示されているのは４×４のスイッチ４０であるので、受信回路部ＲＯ〜 Ｒ３のうちの１つを選択するためには２ビツトのアドレス（００，０１、ｌＯｌ ないし１１）で充分である。データ５５の先頭のバイトに包含されている転送先 アドレスは、該当する受信回路部ＲＯ〜Ｒ３に対応するアドレス・ラッチ９８内 にラッチされる。データーバイト５５の２ビツト拳アドレス「００」〜ｒ１１Ｊ は、４つのラッチ３５２〜３５５の各々へ入力される。送信回路部ｘＯ〜ｘ３の 各々から送出されるデータ・フレーム信号５０はデータ・フ、レームーディレイ ・ライン１０２へ入力され、このディレィ・ライン１０２は、オシレータ３４４ から送られてくる２メガヘルツの信号によってクロッキングされるディレィ−カ ウンタ３５６〜３５９によって構成されている。

それらのカウンタ３５６，３５７，３５８，３５９のうちのいずれかが活性状態 に転じたならば、そのカウンタは、そのカウンタに接続されているＤ−フリップ フロップ３５２．３５３．３５４、或いは３５５をセット状態とし、そしてその セット状態とされたＤ−フリップフロップが、それに接続されているアドレス・ ラッチ３６２〜３６５ををクロッキングする。マルチプレクサ３６７．３６８が 、シーケンサ９５の動作と同期して複数のアドレス・ラインをマルチプレクシン グするために備えられている。

更に、製造メーカーの製品番号が７４ＬＳ３６７Ａのバッファ３９０が、該当す るマルチプレクサ・チップ３００を駆動するために備えられている。このバッフ ァの出力は、データ５１を受信すべき受信回路部６６に対応する行選択信号３９ ３，３９４と、送信回路部６５を特定する列選択ビット３９６．３９７とを提供 するものである。

特に記しておくと、返信平面即ち返信用マトリクスを構成している肯定応答チッ プ３３０においては、行選択信号が送信回路部を特定し１列選択信号が受信回路 部を指定するようになっている。

バッファ３９０は更に、送信イネーブル信号並びにリセット−パルスも送出する 。シーケンサ９５からは更にストローブ信号も送出される。

アドレス・ラッチ３６２〜３６５は、転送先アドレスを捕捉したならば、ライン ３３４〜３３７上のデータ争フレーム信号５０が新たな次のデータ転送のために 再び立上るまで、そのアドレスを保持し続ける。ｔＬ定ロジック１０５に関連し て説明したように、最初のデータ転送が完了しないうちは、アドレスされている 受信回路部６６に他の送信回路部６５を接続することは不可部とされている。

次に第６Ｃ図に関して説明すると、同図には、順方向ラッチ４０２〜４０５と、 返信方向ラッチ４１２〜４１５と、比較器４２２〜４２５と、それらの要素とマ ルチプレクサ３００との間の相互接続とが図示されている。同図から理解される ように、接続シーケンスが実行されているときには、シーケンサ９５が送信回路 部ｘＯ〜Ｘ３　（６５）の各々を継続的にポーリングしており、それによって、 リクエストを発している送信回路部ｘＯ１Ｘ１．Ｘ２またはｘ３の各々を転送先 アドレスへ適切に接続している。この接続は、シーケンサ９５によって設定され ている時系列及びウィンドウの中で行なわれる。当業者には明らかなように、２ つの送信回路部６５が全く同時に１つの受信回路部６６への送信を行なうことは なく、従って、スイッチ８５内において、行並びに列が共用されることは有り得 ない。

第６Ｃ図に示すように、製造メーカーの製品番号が７４ＬＳ１３９のデマルチプ レクサ４３０が、順方向平面の行選択アドレス・ラインに接続されており、この アドレス・ラインはマルチプレクサ３００の複数の行の各々のための順方向ラッ チ４０２〜４０５に接続されている。同様にして、デマルチプレクサ４３４が返 信方向平面の列選択ラインに接続されており、また、４つの返信方向ラッチ４１ ２〜４１５が、肯定応答ハンドシェイク信号５３を供給するために、この返信方 向の平面即ちマトリクスに備えられている。即ち、１０面ある順方向平面におい て第１番の送信回路部が第３番の受信回路部に接続された場合には、この第３番 の受信回路部は、返信方向平面において第１番の送信回路部へ向けて送信を行な うことになる。順方向平面に備えられているデマルチプレクサ４３０は、転送先 の受信回路部に関係しているう、チ４０２．４０３．４０４或いは４０５をパル スによって制御する０例えば、第３番の受信回路部が選択された場合には、アド レス選択う７チ４０５がクロッキングされ、また更にこのラッチ４０５に組み合 わされている制御マルチプレクサ４５１もクロッキングされ、このマルチプレク サ４５１は裁定ロジック１０５の一部を成すものである。ラッチ４０５は第３番 の受信回路部のマルチプレクサ３０１〜３０５に接続されており、この第３番の 受信回路部へ出力データ・バスを接続するものである。各ラッチ４０２〜４０５ とデマルチプレクサ４３０の入力へはアドレス・ラインが接続されていると共に 、更に受信イネーブル・ライン４５２も、各ラッチ４０２〜４０５に接続されて いる。

接続が確立されている間はフリップフロップ３５２〜３５５は活性化された状態 にあり、そして転送が終了して遅延時間１０２が時間切れとなり、それらのフリ ップフロップ３５２〜３５５が非活性状態に転じたときには、その接続が切断さ れて、ライン４５２上のイネーブル信号がロー状態に転じる。このイネーブル信 号はその他の要素と同様に時分割方式とされており、従ってこのイネーブル信号 は、自らのタイム・スライスの間だけ、選択されたラッチ４０２．４０３．４０ ４或いは４０５に影響を及ぼすようになっている。イネーブル・ライン４５２は 入力データを、接続をしているフリップフロップへ、即ちマルチプレクサ制御ラ ッチ４０２〜４０５の第４フリツプフロツプへ供給する。

ラッチ４０２〜４０５の各々と列選択入力とには、裁定ロジック１０５として用 いられている比較器４２２〜４２５が接続されている。それらの比較器４２２〜 ４２５の出力は、入力アドレスと出力アドレスとが互いに等しいときにのみ真状 態となる。それらの比較器４２２〜４２５の出力は、制御マルチプレクサ４５１ へ入力されており、また、ＮＡＮＤゲート４６０を介してストローブ・ライン４ ６２と結合されることによって。

スイッチ・マルチプレクサ３００を再びラッチする時刻を表示するようになって いる。既に接続されている受信回路部６６に対して別の送信回路部６５が接続を しようとした場合には、マルチプレクサ４５１の出力がその接続を阻止するが、 それは、比較器４２２〜４２５の出力が真状態となっていないからである。比較 器４２２゜４２３．４２４或いは４２５、マルチプレクサ４５１、並びにそれに 組み合わされたロジック４６３は、先に送出されているデータ・フレーム信号５ ｏがロー状態に転じ、そして更にディレィ・タイマ１０２が時間切れとなるまで は、新たな接続が確立されるのを阻止し続ける。

ディレィ・タイマ１０２が時間切れとなった時点で、ライン４５２上の接続イネ ーブル信号がロー状態に転じ、それによってラッチ４０２，４０３，４０４或い は４０５のイネーブル・フリップフロップが非活性状態にセットされ、更にそれ によってライン４７０．４７１゜４７２或いは４７３上の、このマルチプレクサ のイネーブル信号ＲＯ，Ｒ１，Ｒ２或いはＲ３がハイ状態に転じることになる。

これによってこのマルチプレクサはオフ状態とされ、そしてその出力９１がロー 状態即ち非活性状態とされて、静止状態に入ることになる。これによって更にマ ルチプレクサ３００がイネーブルされて、対処すべき次のリクエストが発生した 際に新たな接続を確立することができる状態とされる。更には、スイッチ８５へ の入力部８８も、非活性状態にあるときにはプル・ダウン抵抗器（不図示）によ りバイアスされてオフ状態とされており、そのため、誤った信号によって資源モ ジュール（資源ボード）が接続されていないチャネルに対してスイッチの接続が 確立されることがないようになっている。

１６Ｘ　１６のスイッチ３０の構造も１行選択及び列選択のために４ビツトの入 力が用いられるだけで木質的には同一の構造であり、タイミング・サイクルも同 様のものとなる。その他の、更に大きいＮＸＮのスイッチも、同様に構成するこ とができる。

ここで説明した方式によれば、以上に゛説明したアダプタ・ロジック２０を使用 した本発明のマトリクス−スイッチ３０に取付けられ、そして同マトリクス・ス イッチを介して互いに結合される複数の送信側コンピューターシステム要素は、 その複数の要素が互いに同時に他の夫々の要素にデータの送信を行なうことがで きる。

送信回路部と受信回路部との間の接続が確立したならば、その接続は、データ５ １の転送が継続されている間中、即ちデータ・フレーム信号５０が除去された上 でディレィ・タイマが時間切れとなるまでは、その接続状態を維持し、それによ って、異なった要素の間における完全に正確な複数のデータ転送を互いに同時に 実行することが可能となっている。

当業者には明らかなように１以上の明細書の記載並びに添付図面を参照すること により、本発明の原理を利用して、要素の構成と動作との双方の面における多種 多様な変更態様や別実施態様を達成することが可能である。

それらの変更態様並びに別実施態様は全て、添付の請求の範囲に包含されるもの であり、従って本発明の意図するところに包含されるものである０本発明の好適 実施例の説明に基づき、添付の請求の範囲を請求するものである。

特表千２−５０３３６６　（１７） Ｆｊｇ−５８Ｆｉｇ、５ｂ Ｆｉｇ、５ｃ　　　　　　　Ｆｉｇ、５ｄＦｉｇ、６ａ Ｆｉｇ、６ｃ 。　　　ｘｘｘｘ　　Ｘ　　　　Ｘ　　ｘ　ｘｘ　　　　　２特表千２−５０３ ３６６　（２２） 国際調査報告

Claims (52)

【特許請求の範囲】
1. １．Ｎ個のコンピュータ・システム用信号送出デバイスを相互接続するための分 配マトリクス・スイッチであって、 前記Ｎ個のデバイスの間に配設されたＮ×Ｎスイッチと、 前記デバイスの各々を、前記デバイスのうちのその他の任意のデバイスへ信号を 送信するために前記スイッチへ接続するための接続手段と、 前記デバイスの各々を、前記デバイスのうちのその他の任意のデバイスから信号 を受信ずるために前記スイッチへ接続するための接続手段と、 前記デバイスのうちの任意のデバイスからのデータの送信を検出するための手段 と、 前記デバイスのうちの任意のデバイスからの送信を受信する受信側デバイスのア ドレスを判別するための手段と、 任意の送信側デバイスとその送信側デバイスによりアドレスされた受信側デバイ スとの間に、前記スイッチを介した固有の接続を、信号の送出が行なわれている 期間中、自動的に確立するための手段と、 を含んでいることを特徴とする分配マトリクス・スイッチ。
2. ２．前記スイッチを介した固有の接続を確立するための前記手段が、任意の送信 側デバイスから、他のデバイスからの送出信号を受信していない任意の受信側デ バイスヘの、独立した固有の接続を同時に確立するための手段を含んでいること を特徴とする請求項１記載の分配マトリクス・スイッチ。
3. ３．固有の接続を確立するための前記手段が、同一の受信側デバイスヘの複数の 送信リクエストに対し裁定を行なうための手段を含んでいることを特徴とする請 求項２記載の分配マトリクス・スイッチ。
4. ４．前記スイッチが、前記デバイスの各々をシーケンシャルにポーリングして前 記デバイスのうちのいずれかが前記デバイスのうちのその他のいずれかへ送信を 試みているか否かを判別するたわの手段を更に含んでいることを特徴とする請求 項１記載の分配マトリクス・スイッチ。
5. ５．前記接続手段が、前記デバイスの各々を信号送信のために前記スイッチへ互 いに並列に接続すると共に前記デバイスの各々を信号交信のために前記スイッチ へ互いに並列に接続している手段を含んでいることを特徴とする請求項１記載の 分配マトリクス・スイッチ。
6. ６．送受信される前記信号がデータ信号とハンドシェイク信号とを含んでいるこ とを特徴とする請求項１記載の分配マトリクス・スイッチ。
7. ７．前記データ信号の先頭のバイトが受信側デバイスのアドレスを含んでおり、 更に、接続を確立するための前記手段が、前記先頭バイトのデータに包含されて いる前記アドレスを有する受信側デバイスヘの固有の接続を確立するための手段 を含んでいることを特徴とする請求項６記載の分配マトリクス・スイッチ。
8. ８．接続を確立するための前記手段が、データ信号及びハンドシェイク信号を送 信するための順方向接続と肯定応答ハンドシェイク信号を返信するための少なく とも１つの返信方向接続とを確立するための手段を含んでいることを特徴とする 請求項６記載の分配マトリクス・スイッチ。
9. ９．接続を確立するための前記手段が、エラー検出肯定応答ハンドシェイク信号 を交信するためにデータ転送の終了後も接続を維持するための手段を含んでいる ことを特徴とする請求項６記載の分配マトリクス・スイッチ。
10. １０．データの送信が行なわれていないときには信号送信のための前記接続手段 のいずれをもオフ状態に保持しておくための手段を更に含んでいることを特徴と する請求項１記載の分配マトリクス・スイッチ。
11. １１．データの受信が行なわれていないとさには信号受信のための前記接続手段 のいずれをもオフ状態に保持しておくための手段を更に含んでいることを特徴と する請求項１記載の分配マトリクス・スイッチ。
12. １２．各々が固有の送信アドレスないし固有の受信アドレスを有している複数の コンピューティング・デバイスのうちの１つのデバイスを、それらのコンビュー ティング・デバイスのうちの別の１つのデバイスへデータを送信するために分配 マトリクス・スイッチを介して接続するためのアダプタ・ロジックを有する、資 源ボードであって、 前記アダプタ・ロジックを前記コンピューティング・デバイスへインターフェイ スするための手段と、任意の受信側デバイスへ送信すべき送信側デバイスからの データを受信し格納するための手段と、前記送信すべきデータを前記分配マトリ クス・スイッチへ送出するための手段と、 前記データと共に送信すベさ少なくとも１つのハンドシェイク信号を発生するた めの発生手段と、を含んでいる資源ボード。
13. １３．前記発生手段が、データ送信が行なわれている期間を通して活性状態にあ るデータ・フレーム・ハンドシェイク信号を発生するための手段を含んでいるこ とを特徴とする請求項１２記載の資源ボード。
14. １４．前記発生手段が、１つのデータ・バイトを送信中であることを表示するデ ータ・バイト有効ハンドシェイク信号を発生するための手段を含んでいることを 特徴とする請求項１２記載の資源ボード。
15. １５．前記資源ボードが、受信側デバイスから送出される少なくとも１つのハン ドシェイク信号を受信するための受信手段を更に含んでいることを特徴とする請 求項１２記載の資源ボード。
16. １６．前記受信手段が、受信側デバイスによってデータ・バイトのデータが受信 完了されたことを表示するデータ・バイト肯定応答ハンドシェイク信号を受信ず るための手段を含んでいることを特徴とする請求項１５記載の資源ボード。
17. １７．送信中のデータをエラー検出アルゴリズムを用いて処理することによって 、送信されたデータの適切性が確認されることを特徴とする請求項１２記載の資 源ボード。
18. １８．前記エラー検出アルゴリズムの処理結果がデータの末尾のバイトとして送 信されることを特徴とする請求項１７記載の資源ボード。
19. １９．各々が固有の送信アドレスないし固有の受信アドレスを有している複数の コンピューティング・デバイスのうちの１つのデバイスを、それらのコンピュー ティング・デバイスのうちの別の１つのデバイスからデータを受信するために分 配マトリクス・スイッチへ接続するためのアダプタ・ロジックを有する、資源ボ ードであって、 前記アダプタ・ロジックを前記コンピューティング・デバイスへインター７エイ スするための手段と、任意の送信側デバイスからデータを受信するために前記ア ダプタ・ボードを前記分配マトリクス・スイッチへ接続するための手段と、 任意の送信側デバイスから受信したデータを、受信側デバイスのために、受信し 格納するための手段と、前記データと共に送信される少なくとも１つのハンドシ ェイク信号を交信するためのハンドシェイク信号交信手段と、 を含んでいる資源ボード。
20. ２０．前記ハンドシェイク信号受信手段が、データ送信が行なわれている期間を 通して活性状態にあるデータ・フレーム・ハンドシェイク信号を受信するための 手段を合んでいることを特徴とする請求項１９記載の資源ボード。
21. ２１．前記ハンドシェイク信号受信手段が、１つのデータ・バイトを交信中であ ることを表示するデータ・バイト有効ハンドシェイク信号を受信するための手段 を含んでいることを特徴とする請求項１９記載の資源ボード。
22. ２２．前記資源ボードが、少なくとも１つのハンドシェイク信号を発生するため の発生手段を更に含んでいることを特徴とする請求項１９記載の資源ボード。
23. ２３．前記ハンドシェイク信号発生手段が、受信側デバイスによってデータ・バ イトのデータが受信完了されたことを表示するデータ・バイト肯定応答ハンドシ ェイク信号を発生するための手段を含んでいることを特徴とする請求項２２記載 の資源ボード。
24. ２４．受信されたデータをエラー訂正アルゴリズムを用いて処理することによっ て、データの適正受信が確認されることを特徴とする請求項１７記載の資源ボー ド。
25. ２５．先ず最初に送信中のデータがエラー修正アルゴリズムを用いて処理され、 次に該エラー修正アルゴリズムの処理結果がデータとして送信され、そして前記 資源ボードが、データを処理するための前記手段により実行された前記エラー検 出アルゴリズムの処理結果を用いて前記送信された前記エラー検出アルゴリズム の処理結果を評価することによって、データの適正な送信が行なわれたことを確 認するための評価手段を更に含んでいることを特徴とする請求項２２記載の資源 ボード。
26. ２６．データの適正受信を表示するために送信側デバイスへ向けて送信される更 に別の信号を発生するための手段を更に含んでいることを特徴とする請求項２１ 記載の資源ボード。
27. ２７．Ｎ個のコンピュータ・システム用信号送出デバイスを相互接続するための パラレル・ネットワーキング・システムであって、 イ）Ｎ個のデバイスの間に配設されたＮ×Ｎマトリクス・スイッチと、 口）前記デバイスの各々に１つづつ設けられた、アダプタ・ロジックを含んでい る複数の資源ボードであって、該質源ボードの各々が、 前記アダプタ・ロジックを該アダプタ・ロジックに接続された前記デバイスへイ ンターフェイスするための手段と、 送信すべさデータを格納するための手段と、前記送信すべさデータを前記Ｎ×Ｎ スイッチへパラレルに送出するための手段と、 前記Ｎ×Ｎスイッチを介してデータ転送が行なわれている間は活性状態にあるデ ータ・フレーム信号を発生するための手段と、 前記Ｎ×Ｎスイッチを介して１つのバイトのデータが送信される度ごとに活性状 態となるデータ・バイト有効信号を発生するための手段と、前記Ｎ×Ｎスイッチ を介して受信側デバイスへ送達される、前記資源ボードからのデータ・バイト肯 定応答信号を受信ずるための手段と、 前記Ｎ×Ｎスイッチへ前記データ・フレーム信号と前記データ・バイト有効信号 との各々を送出するための手段と、 前記資源ボードに接続された、前記Ｎ×Ｎスイッチから前記データ・バイト肯定 応答信号を受信するための手段と、 送信されたデータをエラー修正アルゴリズムを用いて処理するための手段と、 を含んでいる資源ボードと、 ハ）前記データが、送信されるデータの先頭のバイトが受信側デバイスのアドレ スを包含していると共に該送信されるデータの末尾のバイトが前記エラー検出ア ルゴリズムの処理結果を包合しているという特徴を有しているデータであること と、 二）前記Ｎ×Ｎスイッチが、 前記複数の資源ボードの各々をシーケンシャルにポーリングしてデータ転送が行 なわれているか否かを判別するための手段と、 データの転送先の交信側デバイスのアドレスを復号化するための手段と、 任意の送信側デバイスとデータがそこへ転送される任意の受信側デバイスとの間 に独立した固有の接続を同時に確立するための手段と、 同一の受信側デバイスヘの送信を要求している複数の競合するリクエストの間の 裁定を行なうための手段と、 を含むＮ×Ｎスイッチであることと、 ホ）前記資源ボードの各々のアダプタ・ロジックが更に、 該アダプタ・ロジックへ送信されたデータを受信するための手段と、 送信側デバイスからの前記データ・フレーム・ハンドシェイク信号並びにデータ ・バイト有効ハンドシェイク信号を前記スイッチを介して受信するための手段と 、 各々のバイトのデータが受信されたことを肯定応答するデータ・バイト肯定応答 信号を発生するたわの手段と、 各々のバイトのデータが前記Ｎ×Ｎスイッチを介して受信される度ごとに、送信 側デバイスに接続されている資源ボードへ前記データ・バイト肯定応答信号を送 信するための手段と、 受信したデータをエラー検出アルゴリズムを用いて処理することによりデータの 適正受信を確認するための手段と、 前記エラー修正アルゴリズムの処理結果を、転送されたデータの末尾のバイトと 比較するための手段と、 前記Ｎ×Ｎスイッチを介して送出側デバイスへ肯定応答信号を送出することによ りデータの適正受信を知らせるための手段と、 を含むアダプタ・ロジックであることと、から成るパラレル・ネットワーキング ・システム。
28. ２８．Ｎ個のコンピュータ・システム用信号送出デバイスから、それらのＮ個の デバイスの間に配設されたＮ×Ｎマトリクス・スイッチを介して信号を送信する ための信号送信方法にして、しかも、前記デバイスのうちの各々のデバイスが、 前記デバイスのうちのその他の任意のデバイスへ信号を送信するために前記スイ ッチに接続されると共に、前記デバイスのうちの各々のデバイスが、前記デバイ スのうちのその他の任意のデバイスから信号を受信するために前記スイッチに接 続されるようにした、信号送信方法であって、 前記デバイスのうちの任意のデバイスからの送信データ信号を検出するステップ と、 前記デバイスのうちの任意のデバイスからの送信を受信ずる交信側デバイスのア ドレスを判別するステップと、 任意の送信側デバイスと任意の受信側デバイスとの間に、前記スイッチを介した 固有の接続を、信号の送出が行なわれている期間中、目動的に確立するステップ と、を含んでいる方法。
29. ２９．前記スイッチを介した固有の接続を確立する前記ステップが、任意の送信 側デバイスから、他のデバイスからの送出信号を受信していない任意の交信側デ バイスヘの、独立した固有の接続を同時に確立するステップを含んでいることを 特徴とする請求項２８記載の方法。
30. ３０．固有の接続を確立する前記ステップが、同一の受信側デバイスヘの複数の 送信リクエストに対し裁定を行なうステップを含んでいることを特徴とする請求 項２９記載の方法。
31. ３１．前記デバイスの各々をシーケンシャルにポーリングして前記デバイスのう ちのいずれかが前記デバイスのうちのその他のいずれかへ送信を試みているか否 かを判別するステップを更に含んでいることを特徴とする請求項２８記載の方法 。
32. ３２．前記接続手段が、前記デバイスの各々を信号送信のために前記スイッチへ 互いに並列に接続すると共に前記デバイスの各々を信号受信のために前記スイッ チへ互いに並列に接続している手段を含んでおリ、更に前記方法が、全ての信号 を前記スイッチを介して並列的に送信するステップを含んでいることを特徴とす る請求項２８記載の方法。
33. ３３．送受信される前記信号がデータ信号とハンドシェイク信号とを含んでおリ 、前記データ信号の先頭のバイトが受信側デバイスのアドレスを含んでおリ、更 に、接続を確立する前記ステップが、前記先頭バイトのデータに包含されている 前記アドレスを有する受信側デバイスヘの固有の接続を確立するステップを含ん でいることを特徴とする請求項２８記載の方法。
34. ３４．送受信される前記信号がデータ信号とハンドシェイク信号とを含んでおリ 、更に．接続を確立する前記ステップが、データ信号及びハンドシェイク信号を 送信するための順方向接続と肯定応答ハｙドシェイク信号を返信するための少な くとも１つの返信方向接続とを確立するステップを含んでいることを特徴とする 請求項２８記載の方法。
35. ３５．送受信される前記信号がデータ信号とハンドシェイク信号とを含んでおリ 、更に、接続を擁立する前記ステップが、エラー検出肯定応答ハンドシェイク信 号を受信ずるためにデータ転送の終了後も接続を維持するステップを含んでいる ことを特徴とする請求項２８記載の方法。
36. ３６．データの送信が行なわれていないときには前記送信接続手段のいずれをも オフ状態にするステップを更に含んでいることを特徴とする請求項２８記載の方 法。
37. ３７．データの受信が行なわれていないときには前記受信用接続のいずれをもオ フ状態に保持してむくステップを更に含んでいることを特徴とする請求項２８記 載の方法。
38. ３８．各々が固有の送信側デバイス・アドレスないし固有の受信側デバイス・ア ドレスを有している複数のコンピューティング・デバイスから分配マトリクス・ スイッチを介して信号を送信するための方法であって、任意のコンピューティン グ・デバイスから送出される各々の送信側デバイスのための送信すべさデータを 受信し格納するステップと、 前記送信すべきデータを、アドレス先の受信側デバイスへ送信するために前記分 配マトリクス・スイッチへ送出するステップと、 前記データと共に送信すべさ少なくとも１つのハンドシェイク信号を発生するハ ンドシェイク信号発生ステップと、 を含んでいる方法。
39. ３９．前記ハンドシェイク信号発生ステップが、データ送信が行なわれている期 間を通して活性状態にあるデータ・フレーム・ハンドシェイク信号を発生するス テップを含んでいることを特徴とする請求項３８記載の方法。
40. ４０．前記ハンドシェイク信号発生ステップが、１つのデータ・バイトを送信中 であることを表示するデータ・バイト有効ハンドシェイク信号を発生するステッ プを含んでいることを特徴とする請求項３８記載の方法。
41. ４１．受信側デバイスから送出される少なくとも１つのハンドシェイク信号を受 信するハンドシェイク信号受信ステップを更に含んでいることを特徴とする請求 項３８記載の方法。
42. ４２．前記ハンドシェイク信号受信ステップが、アドレス先の受信側デバイスに よってデータ・バイトのデータが受信完了されたことを表示するデータ・バイト 肯定応答ハンドシェイク信号を受信するステップを含んでいることを特徴とする 請求項３９記載の方法。
43. ４３．送信中のデータをエラー検出アルゴリズムを用いて処理することによって 、送信されたデータの適正性を確認するステップを更に含んでいることを特徴と する請求項３８記載の方法。
44. ４４．前記エラー検出アルゴリズムの処理結果をデータの末尾のバイトとして送 信するステップを更に含んでいることを特徴とする請求項４３記載の方法。
45. ４５．各々が固有の送信側デバイス・アドレスないし固有の受信側デバイス・ア ドレスを有している複数のコンピューティング・デバイスのうちの１つのデバイ スから送信された信号を、分配マトリクス・スイッチを介して受信するための信 号交信方法であって、任意の送信側デバイスから受信した任意の受信側デバイス のためのデータを受信し格納するステップと、前記データと共に送信される少な くとも１つのハンドシェイク信号を受信ずるハンドシェイク信号受信ステップと 、 前記データが受信側デバイスによって受信完了されたことを表示する少なくとも １つのハンドシェイク信号を発生するハンドシェイク信号発生ステップと、を含 んでいる方法。
46. ４６．前記ハンドシェイク信号受信ステップが、データ送信が行なわれている期 間を通して活性状態にあるデータ・フレーム・ハンドシェイク信号を受ずるステ ップを含んでいることを特徴とする請求項４５記載の方法。
47. ４７．前記ハンドシェイク信号受信ステップが、１つのデータ・バイトを受信中 であることを表示するデータ・バイト有効ハンドシェイク信号を受信するステッ プを含んでいることを特徴とする請求項４５記載の方法。
48. ４８．前記ハンドシェイク信号発生ステップが、受信側デバイスによってデータ ・バイトのデータが受信完了されたことを表示するデータ・バイト肯定応答ハン ドシェイク信号を発生するステップを含んでいることを特徴とする請求項４５記 載の方法。
49. ４９．受信されたデータをエラー修正アルゴリズムを用いて処理することによっ て、データの適正受信を確認するステップを更に含んでいることを特徴とする請 求項４５記載の方法。
50. ５０．先ず最初に送信中のデータがエラー修正アルゴリズムを用いて処理され、 次に該エラー修正アルゴリズムの処理結果がデータの末尾のバイトとして送信さ れ、そして前記方法が、前記送信された前記エラー検出アルゴリズムの処理結果 を、データを処理するための前記手段により実行された前記エラー検出アルゴリ ズムの処理結果と比較することによって、データの適正な送信が行なわれたこと を確認するための比較ステップを更に含んでいることを特徴とする請求項４９記 載の方法。
51. ５１．データの適正受信を表示するために送信側デバイスへ向けて送信される更 に別の信号を発生するステップを更に含んでいることを特徴とする請求項４８記 載の方法。
52. ５２．Ｎ個のコンピュータ・システム用信号送出デバイスを、データ転送のため に、それらのＮ個のデバイスの間に配設されたＮ×Ｎマトリクス・スイッチを介 して相互接続するためのパラレル・ネットワーキングの方法にして、しかも前記 デバイスの各々が、アダプタ・ロジックを含んでいる資源ボードを備えたインタ ーフェイス手段を介して前記スイッチへインターフェイスされておリ、更に前記 データが、送信されるデータの先頭のバイトが受信側デバイスのアドレスを包含 しているという特徴を有するデータであるようにした、方法であって、結合され ている任意のデバイスから前記インターフェイス手段を介してデータを受信する ステップと、送信すべきデータを格納するステップと、前記送信すベさデータを 前記Ｎ×Ｎスイッチへ並列的に送出するステップと、 前記Ｎ×Ｎスイッチを介してデータ転送が行なわれている間は活性状態にあるデ ータ・フレーム信号を発生するステップと、 前記Ｎ×Ｎスイッチを介して１つのバイトのデータが送信される度ごとに活性状 態となるデータ・バイト有効信号を発生するステップと、 前記Ｎ×Ｎスイッチへ前記データ・フレーム信号と前記データ・バイト有効信号 との各々を送出するステップと、 送信されたデータをエラー修正アルゴリズムを用いて処理するステップと、 前記エラー検出アルゴリズムの処理結果を送信されるデータの末尾のバイトとし て送出するステップと、前記複数の資源ボードの各々をシーケンシャルにポーリ ングすることにより、任意の受信側デバイスへ向けてデータの転送が行なわれて いるか否かを判別するステップと、 前記データの転送先の受信側デバイスのアドレスを復号化するステップと、 任意の送信側デバイスとデータがそこへ転送される任意の受信側デバイスとの間 に独立した固有の接続を同時に確立するステップと、 同一の受信側デバイスヘの送信を要求している複数の競合するリクエストの間の 裁定を行なうステップと、任意の送信側デバイスから任意の交信側デバイスヘの 転送データを受信するステップと、 前記送信側デバイスから前記スイッチを介して前記データ・フレーム・ハンドシ ェイク信号並びに前記データ・バイト有効ハンドシェイク信号を受信するステッ プと、 各々のバイトのデータが受信されたことを肯定応答するデータ・バイト肯定応答 信号を発生するステップと、各々のバイトのデータが前記Ｎ×Ｎスイッチを介し て受信される度ごとに、送信側デバイスに接続されている資源ボードへ前記デー タ・バイト肯定応答信号を送信するステップと、 受信したデータをエラー検出アルゴリズムを用いて処理することによりデータの 適正受信を確認するステップと、 前記エラー修正アルゴリズムの処理結果を、転送されたデータの末尾のバイトと 比較するステップと、前記Ｎ×Ｎスイッチを介して送出側デバイスへ肯定応答信 号を送出することによりデータの適正受信を知らせるステップと、 を含んでいるパラレル・ネットワーキングの方法。