JPS62500062A

JPS62500062A - 分散された仲裁機能を持つコンピュ−タ・バス装置

Info

Publication number: JPS62500062A
Application number: JP60501804A
Authority: JP
Inventors: ウイルソン，ジエームズ・エイ・ジユニア; バーンステイン，デビツド・エイチ
Original assignee: ラシヨナル
Priority date: 1984-04-19
Filing date: 1985-04-05
Publication date: 1987-01-08
Also published as: AU4291185A; WO1985004967A1; GB2167628B; EP0177607A1; DE3590162T1; GB2167628A; GB8527870D0

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】分散された仲裁機能をもつコンピュータ・バス装置発明の背景１、　発明の分野本発明は、複数のノードの間の共通通信リンクとして機能する電気的バスに関するものである。

２、　先行技術１本の同軸ケーブル、複数の線、またはその他の構成が、複数のノードの間で通信を行うためにしばしば用いられる。典型的な用途においては、端末装置、中央処理装！またはコプロセッサ（ｃｏｐｙｏｃ＠ｍ５ｏｒｓ）、大容量記憶装置、およびその他の機器が、共通バスによシリンジされる。ノードによる、時分割式のバスの共用を可能にする多くの先行技術がある。

１つの技術においては、パス・アクセスのための中央制御を用いない。各ノードは、パスが使用中であるかどうかを検出でき、そしてバスが使用中でなければ、パス・アクセスを希望しているノードが送（すなわち、同時に送信している２つ以上のノード）を検出する回路を含む。衝突が検出されると、ランダムな時間間隔で再送信が試みられる。このボピュ２−な技術は、イーサネット（Ｅｔｈ＠ｒｎ＠ｔ）と呼ばれる。

この技術は、ローカル・エリア・ネットワーク、およびバスを通じての送信の数を最大にする必要がない場合に好適なものである。

別のものでは、所定の期間中に、またはノードが「トークン」を有する時に、ノードはバスへのアクセスを許される。そのトークンはノードからノードへ所定の順序で送られ、または優先順位を基にしたダイナミックな順序づけで送られる。

他のものにおいては、どのノードにノｉスへのアクセスを許すべきかを決定するために、集中させた仲裁器が用いられる。多種類の行列装置および優先装置が使用されている。

後でわかるように、本発明では、分布仲裁器が用いられ、各ノードが自己の優先順位（回転優先順位）を独立に決定し、かつ各ノードが独自の優先順位を維持する。

送信が受信されたことを指示するために、各種のプロトコルがバス装置において用いられる。これでは、とくに長距離伝送のためには、たとえば、受信。

データが受信されたことばかシでなく、奇偶検査符号すなわち誤り検査符号を用いて調べられたことをも確認応答できる。ある装置において起る１つの問題は、ある一般的なノードが確認応答送信を行うと、そのノードがペナルティ−を受けることである。それらの送信は、ノードの優先順位を低くすることがあり、ノード自身のデータを送信する能力を大きく阻害する。後でわかるように、本発明のパス装置は２レベル優先順位機構を採用している請求められた確認応答の送信によっては優先順位においてノードはペナルティ−を受けない。この一層公平なプロトコルは、多用される受信ノードが、多くの送信の宛先となることによってペナルティ−を受けることから防止する。

一般に、イーサネットのような、パスのアクセス動作のための分布された制御器を有するバス装置は、融通性に富む。しかし、分布された制御器における１つの問題は、故障の原因の検出が困難なことである。したがって、１つのノードがパスの制御を絶えずめているか、他のノードの送信を妨害しているときは、どのノードが問題を起しているのかの決定が困ａｔことがある。後でわかるように１本発明のパス装置は、バスの諸問題を識別し、更にたとえは衝突条件に関連するノードを識別するための誤シ手段を含む。

一般に、先行技術と比較すると、本発明のパス装置によシ、バスを非常に効率良く使用でき、かつ全てのノードによシ極めて信頼できるやシ方で公平なアクセスが許される。

発明の概要複数のノードを相互に接続するバス装置を説明する。パスは、各ノードに結合される複数の線を含む。

それらのノードは、仲裁器の制御の下にアクセスする。仲裁器は、ノードの現在の優先順位を格納するメモリを含む。あるノードが線を介して送信する用意ができた時に、そのノードはそれの現在の優先順位を線を通じて送信することにより、線をめてピッド（ｂａｄ）をする。全てのノードは、ピッドを行っているノードの優先順位を検出する。最高の優先順位を持つピッド中のノードがバスの所廟権をとる。ピッド中のノードの優先順位を検出した後で、各ノードが独自の優先順位を持ち続けるように、全てのノードはそれぞれの優先順位を所定のやり方でｖ８整する。したがって、バスのための仲裁がノードの間に分布されて行われ、各ノードによシ回転優先順位が独立に決定される。

現在の好適な実施例においては、２種類の優先順位更新機構が採用される。あるノードが確認応答メツセージを送信しても、それの優先順位は下げられない。これによりノードがペナルティ−を受けることが阻止される。というのはそのノードは他のノードからのデータの宛先だからである。

本発明のバス装置は他の多くの特徴を含む。それらの特徴についてはこの明細書において詳しく説明する。

図面の簡単な説明第１図は、本発明のバス装置およびノードへのバス装置の相互接続を示す全体的なブロック図、第２図は、第１図のノードを相互接続しているバス線によシ仏画られる信号を記述する線図、第３図は、本発明のバス装置において採用される種々のプロトコル層ないしレベルのブロック図、第４図は、正常なバスサイクル中および誤リサイクル中に線を通じて伝送される制御信号の波形を示す図、第５図は、バス線を通じて伝送される信号のためのサイクル・タイミングの波形を示す図、第６図は、ＩＩ）サイクル中にバス線を通じて伝送される信号を識別するリスト、第７図は、本発明においてバスをめてピッドをするために各ノードによシ採用される回路のブロック図、第８図は、ピッド・サイクル（ｂｉｄｄｉｎｇ　ｅｙｅｌ・）中にバス線を通じて伝送される信号を識別するリスト、第９図は、本発明のためのメツセージ・パケットの構成を示すチャート、第１０図は、プロセッサ壷ノードとバス線の間でのインターフェイスのために本発明において使用されるインターフェイス回路のブロック図、第１１図は、第１０図のインターフェイス回路とともに使用される状態フラッグを示す図、第１２図は、第１０図中のバッファをアドレスするために使用されるアドレッシング装置のブロック図、第１３図は、第１図に示すアダプタ回路の部分的なブロック図、第１４図は、第１図のアダプタ回路の残９部分のブロック図、第１５図は、第１３図中のバッファのアドレッシングを記述するために使用されるチャート、第１６図は、第１４図中のハンターの一部である状態マシンの状態を示す図、第１７図は、第１４図のノ・ンターの一部を示す図、第１８図は、第１４図のバッファ状態ＲＡＭ制御器の部分である枚数のＲＯＭを示す図、第１９図は２、第１３図および第１４図のアダプタ回路の動作の説明のための流れ図である。

発明の詳細な説明コンピュータにおいて使用するのにとくに適するバス装置について説明する。以下の説明においては、本発明を完全に理解できるようにするためにバス線の数、波形等のような特定の事項の詳細について数多く述べである。しかし、そのような特定の詳細事項なしに実施できることが当業者には明らかであろう。その他の場合には、本発明を不必要に不明シようにしないようにするために、周知の回路は詳しくは説明していない。

現在実現されているように、本発明のバス装ｆ！！、は、ａａｏ　７’ロセツサと、それらのプロセッサのタメの入出力装置として主として使用される他のコンピュータ装置とを相互接続するために用いられる。このバス装置は、回路２５．２６のようなインターフェイス回路と、回路２７．２８のようなアダプタ回路の間に導電経路を形成するために、第１図において装置バス２０として示されている複数のバス線を含む。実際には、バス２０はプリント回路板上に形成された線を含む。そのプリント回路板には、「バックプレーン」装置としばしば呼ばれる構成で回路がプラグインされる。現在製作されている形態においては、装置バス２０と、インターフェイス回路およびアダプタ回路を含むバス装置全体が１個のキャビネット内に納められる。

現在製作されているように、プロセッサＰＯ（２１）〜Ｐ３　（２２）のような４個のプロセッサがそれぞれのインターフェイス回路を介して装置バスへ結合される。

各プロセッサは中央処理装置とメモリを含む。

また、現在製作されているように、本発明のバス装置は、第１図のバス２３．２４のような４台までの入出力サブシステムとインターフェイスする。もつとも、その４台という数は本発明にとっては重要なものでは彦い。バス２３．２４は、回路２７．２８のようなアダプタ回路を介して装置バスへ結合される。ここで説明している実施例においては、バス２３゜２４は、「ユニバス（Ｕｎｉｂｕｓｅｍ）Ｊであシ、入力作業と出力作業を取扱うためにＰＤＰ　１１コ／ピユータが使用される。ディスク・ドライブ、端末装置、プリンタ等のようなその他の周辺装置が、それらの入出力バス２３．２４へ結合される。本発明のバス装置に、どのような入出力装置が使用されるかということは重要ではない。

以下の説明においては、プロセッサ等が本発明のパス装置にインターフェイスされる結合点を示すために「ノード」という語を使用することにする。以下の説明かられかるであろうように、はとんどのノードは同じものとして取扱う、すなわち、パス装置に結合されているプロセッサが入出力装置（たとえばバス２３．２４）に対して同じように取扱われる。

本発明においては、全てのインターフェイス回路は同一であシ、かつｌ０ＩＡａ用として示されているアダプタ回路２Ｔを除き、全てのアダプタ回路は同一である。回路２７Ｆｉ付加回路３０を含み、その付加回路３０は、電源投入時の初期設定（後述する優先順位番号を含む）、初期プログラム・ローディング、クロック信号発生、パネル・インターフェイス、診断、モデム・インターフェイス、電源インターフェイス等のようなりラスター管理（すなわち、システム管理）のために使用される。

現在実現されているように、任意のプロセッサを他の任意のプロセッサまたは任意の入出力装置と交信させることができる。入出力装置の間（バス２３と２４の間のような）の交信は採用されないが、本発明ではそれを使用することもできる。

前記したように、第２図に示されている信号を（並列に）送信するために使用される通常の複数の並列導体を、バス２０は有する。データを送るために６４本の線が用いられる。それらの線は、ピッド・サイクル中に、優先順位を表す信号を送るためにも用いられる。８本の線が、データの６４ビツトのための８パリテイピツトを送る。制御信号、とくにビジー（ＢＵＳＹ）、ネカティブ・アクノリッジ（ＮＥＧＡＴＩＶＥＡＣＫＮＯＷＬＥＤＧＥ（ＮＡＫ））、およびポジティブ・アクノリッジ（ＰＯ８ＩＴＩＶＥ　ＡＣＫＮＯＷＬＥＤＧＥ　（ｐＡＫ）　）　ｏために、３本の線が用いられる。送信中に８個所の各ノードが自身を識別できるようにするために８本の線が用いられる（送信者識別すなわちＩＤ）。後者のそれ１らの線は、第６図に示されている誤シ符号を送るためにも用いられる。

プロトコル層ここで説明している実施例においては、第３図に示すように３レベルプロトコルが用いられる。、ｆｌとんどの場合、本発明の教示は物理層３３を含む。しかし、本発明を理解するために必要々場合には、上部メツセージ・レベル３１とパケット層３２の簡単な説明が含まれる。それらの各プロトコル層ないしレベルに対しては、ピア・ツー・ビア・プロトコル（ｐ＠ｅｒ−ｔｏ−ｐｅａｒ　ｐｒｏｔｏｃｏｌ）が定義される。最高のレベル３１によシ、仲裁の長さおよび内容の目的を、バス上のノードの間で転送させることができるようにする。

ここで説明している実施例においては、そのレベルは、各プロセッサにおいてコンピュータープログラム（「ソフトウェア」プログラムおよびマイクロコードの双方において）完全に実現され、第１図に示されているインターフェイス回路またはアダプタ回路による直接サポートがこのプロトコル・レベルのために行われることはない。

パケット層３２は限られた長さのメツセージ・セグメントをノードの間で送る。

パケットの構成については、後で第９図を参照して詳しく説明する。この層は、正または負の確認応答を運ぶ状態パケットを用いる伝達を確保するための随意の機構を含む。

（この確認応答は、第３図のＮＡＫ信号またはＰＡＫ信号では１至。）確認応答パケットについては後で詳しく説明する。それらの状態パケットにリソースを統計的に割当てることによシ、隠れている障害が避けられることに注意することは１少である。このようにして、データ伝送の優先順位が、そのようなパケットの伝送によシ妨げられることはない。あるノード動作、とくにページ障害（ｐａｇ＠ｆａｕｌｔ）サービスが上部メツセージ自レベル３１をパイパス上、カつパケット層と直接インターフェイスしてオーバヘッドを制限する。

物理層３３は、導電体（すなわち、第１図のバス２０）を通るデータの流れを管理し、同期をとシ、バス仲裁、誤シ検査、およびこの物理的転送に関連する諸機能を行う。

パケットの構成２つのパケット形式、すなわち、データ・パケットおよび状態パケット、がパケット層３２において定義される。データ・パケットと状態パケットは双方とも２つの６４ビツトのヘッダ語（第９図のヘッダ３６．３７）を有する。データ・パケットは、１２８語までの６４ビツト語も有する。第１のヘッダ３６の初めの４ビツトは送信ノードのアドレスを運び、２番目の４ビツトは受信ノードのアドレスである。

次の８ビツトは送信すべき情報の長さくすなわち、データの１２８語まで）を運ぶ。この長さは状態パケットに対しては０である。次のビット３９は、送信が状態であるか、データであるかを示す（零長さデータ送信を行うことが可能である）。次の４ビツトは、送信側バッファ情報を与える。これにより、受信した状態パケットと先に送信されたデータ・パケットを一致させることができる。ヘッダ１と２０残りのビットは、このプロトコル・レベルでは定義されていないが、状態パケットの確認応答を達ぶために主として用いられる。

認証された確認応答（ｃ＠ｒｔｉｆｉｅｄ　ａｃｋｎｏｗｌｅｄｇｅｍｅｎｔ）なしに送られるそれらのデータ・パケットは物理層３３へ単に与えられる。その物理層３３はそれらのデータ・パケットを送信のために１列に並べる。物理層が送信中にある誤りを検出するとパケット層３２は知らされるが、さもなければそれはパケットの進行に気づかない。誌柾を伴う送信すべきパケットを物理層へ与えた時に、パケット層はタイマーを始動させる。一般に、パケットは確認応答されるか、物理層で誤９が検出される。（あるパケット確認応答が受信されず物理層で誤シも検出されないと、（要求があれば）タイムアウトが使用される。あるデータパケットが確認応答された時に、データ送信に「一致させられた」状態パケットが送られる。それらは、第９図の３９で示される場所におけるビットによシ示されている状態パケットである。（アダプタ回路の場合には、バッファ操作のダイナミックな割当が行われて、１つのプロセッサが、引き続く多くの送信を、同じ入出力装置へ送れるようにする。）バスサイクル物理ＩＱにおいては、装置バス２０を通じての送信はバスサイクルに分けられる。各バスサイクルの持続時間は１９２ｎｓｅｅである。第５図において、それぞれの持続時間が約５０ｎｓ・Ｃである４つの４分の１の期間（クォーター）にそれらのバス・サイクルが分割されているのが示されてい。４個の位相クロック信号が示されている。その位相クロック信号はアダプタ回路２γ（第１図）の回路３０により装置全体へ与えられる。バスを駆動するために棟準のＴＴＬ３状態ドライバが採用される。バスの衝突を避け、バスの鮎特徴を受け容れるために、第５図に示すように、任意のパス拳サイクルの第２の４分の１の期（Ｑ２）の間ではバスを積極的に駆動できるノードはない。信号を送っているノードは、サイクルの第３の４分の１の期間から次のサイクルの第１の４分の１の期間の終＃）まで移行（トランジション）することなしにバスを駆動する。信号を受けているノードは、サイクルの第４の４分の１の期間の終シまでにバスをストローブする。

上記のタイミングは第２図のデータ／ピッドの６４ビツトと、パリティの８ビツトとに適用される。３個の制御信号と８個のＩＤ信号が、コレクタ開放ドライバによ）駆動されるから、アイドリンクしている４分の１の期間は必要とされない。

バスを最大限に利用するために、データパケットまたは状態パケットの送信がひとたび始まると、送信ノードも受信ノードもそのパケット送信を遅らせることはできない。したがって、物理層は、送信ノード内の専用バッファからパケットを送シ、それらのパケットを受信ノード内の専用バッファに格納する。それらの静止バッファが第１０図にバッファ７０として示されている。そのバッファについては後で説明する。それらの各バッファは２Ｋ　Ｘ　６４ビツトを格納し、パケット層プロトコルはそれらのバッファを直接参照できて、それらのバッファが送信のためにパケットを作ること、および新しく受けたパケットを検査することを、データを更に動かすことなしに行うことができるようにする。

バス仲裁各ノードが装置バスをめてピッドをできるようにする回路を、各ノードは含む。

その回路は、プロセッサの場合にはインターフェイス回路に含まれ、７゛ダプタ路の場合には入出力（装置）ボートに含憬れる。仲裁機構は全てのノードに対して同じである。第７図を参照して、バス・ピッド（ｂｕｇ　ｂｌｄｄｌｎｇ）回路が第１図のバス２０の６４本のバス線に結合される。それらの６４本の線は第７図には線２０ｍとして示されている。それらの線のうち８本の線は状態符号器４２へ結合され、８本の線はデータ符号器へ結合される。バス・ピッド回路は、状態パケットを送る用意ができている時はそのピッド（優先順位番号）をそれら８本の線のうちの最初の８本の線に置き、データを送る用意ができている時はそのピッドをそれら８本の線のうちの他の８本の線に置く。

ノードの優先順位番号は優先順位レジスタ５０に格納され、かり復号器５１に結合される。デマルチプレクサ５２が復号された番号を、回路が状態パケットまたはデータ・パケットのいずれを送る周章ができているかに応じて、状態線またはデータ線のいずれかへ結合する。優先順位レジスタ５０はその優先順位番号を比較器４５．４６へ結合することも行う。それらの比較器は、ノードの優先順位が、符号器から受けた最高の優先＋１Ｅｋ位に等しいかどうかを決定する。符号器４２．４３によシ受けられた最高の状態優先順位と最高のデータ優先順位も比較器４５゜４６へ結合される。後で説明するように、ピッド中のノードがピッドを得たとすると、線５３へ信号が与えられる。全てのノードは、自己がバスを争っていないとしても、ピッド（ｂｔｄａｔｎｇ）を受けて、それを１４ぺる。優先順位レジスタ５０からの優先順位番号およびその他の情報に加えて線４９における８得優先順位番号は、次の優先順位番号を優先順位レジスタ′５０へ与えるためのＲＯＭ４８のアドレスとして用いられる。ＲＯＭ４８によシ実現されるアルゴリズムを以下に説明する。

状態パケットを送るための任意のピッドがあるものとすると、この状態は状態符号器４２により検出されて、マルチプレクサ５８を制御するために使用される。

送信すべき状態パケットが存在する場合には、マルチプレクサ５８は状態符号器４２からの最高優先順位番号を線４９へ与えるとともに、比較器４５からのピッド獲得信号を線５３へ与える。さもないと、データ符号器４３からの最高番号が線４８へ結合され、その番号が比較器４６によシ検出されたノードの優先順位番号に吟しいものとすると、ピッド獲得信号が比較器４６から線５３へ結合される。

各ノードは独自の優先順位を有し、その優先順位は各ノードごとに変えられる。

初期設定時には、各ノードに第１図の回路３０によシ異なる優先順位が割当てられる。第８図において、可能な８個の各優先順位番号に応じて、線２０ｍに置かれる信号が示されている。（ここで説明しているバス装置では８個所のノードが採用されているが、その数は任意である。）任意の時刻に各ノードはただ１つの優先順位番号（これは可変である）を有することに注意されたい。この優先順位番号は「状態」または「データ」のものとしては示されておらず、この番号が送られる線２０１の何本かが、ノードが状態パケットまたはデータ拳パケットのいずれを送る用意ができているかを示す。

次に第４図を参照する。周期４０で示されている各ピッド・サイクル中に、送信する用意ができている各ノードがビジー（ＢＵＳＹ）信号５４をビジー制御線に置き、送信者識別線の１本の電位を上昇させる（それらの信号は第２図に示されている）。各ノードは８本の送信者識別線の１本に割当てられる。このサイクル中は、バスのためにピッド中のノードは、それの優先順位番号を、データ優先順位のために指定されている線、または状態優先順位のために指定されている線へ送る（第４図の信号５Ｂ参照）。状態とデータの少くとも一方のための最高ピッドが、線２０ｍから各ノードにおける比較器４５．４６へ送られる。あるノードが自己自身に対してせシ（ピッディング）をしている、すなわち、それの優先順位レジスタ５０内の番号が比較器４５または４６における番号に等しいものとすると、そのノードがピッドをもちろん得る。他のピッド中のノード（ビッダ−（ｂ１ｄｄ＠ｒ））がワシ、優先順位レジスタ５ｏ内の番号がその他のピッド中のノードにょシ送られた番号よシ高いものとすると、そのノードはピッドをやはシ得る。というのは、最高の番号がそのノード自体夛・ら送られた番号であるとしても、比較器がその最高の番号を受けるからである。したがって各ピッド・サイクル中に、チェーン内で最高優先順位を要求しているノードが、そのバスに対する独占的なアクセスを許される。ピッドを獲得したノードの優先順位よシ低い優先順位を現在有している全てのノードは、その優先順位を１だけ増大させる。これは全てのノード（ピッドしなかったとしても）で行われる。ＲＯＭ４８が、獲得優先順位番号を受けるので、その決定を行う。獲得ノードのＲＯＭは、それの優先順位を可能な最低の値にセットする。選択され九ノードの優先順位よシも高かった優先順位を現在有するノードは、それの優先順位を変えないままとされる。これはやは、り　ＲＯＭによシ行われる。物理的に存在しないノードは、チェーン内で最高の優先順位位置へ迅速にドリフトするが、それらは要求をしないから何の効果ももたらさない。

重要なことは、状態パケット送信を終ったばかりのノードの優先順位を仲裁機構が変えないことである。というのは、そのノードはデータ・パケット送信を終ったばか）のノードであろうからである。各回路は、獲得ノードが状態パケット送信をめてピッドをしたかどうかを知る。その獲得ノードがそのピッドを行った（およびピッドを獲得した）とすると、優先順位番号の変更は行われない。ＲＯＭ４８は状態／データ信号を受けるから、この状態を実現できる。したがって、そのノードがたまたま受信宛先として多用されて、状態パケットを送ることをめられるものとしても、データ・パケット送信のためにバスを得るそのノードの能力は不当に損われることはない。既に送られたデータ拳パケットの認証を促進するために、データ・パケットが行列を解かれて、全ての状態パケットが送られるまで、各ノードはそれらのデータ・パケットを無視する。

このように、バスのための優先順位決定機構はノードの間に分布され、各ノードはそれ自体の優先順位番号を決定する。上記のアルゴリズムの実現にょシ、中央優先順位決定手段が存在しないとしても、各ノードは独自の優先順位番号を維持する。上記のバス仲裁は、状態パケットおよびデータ・パケットのために別々の優先順位プロトコルが使用されるという点で、とくに独特である。

バス衝突およびＶ＠シ検出正常なバス動作中は、第４図に信号５５として示されているＰＡＫ信号が第１のヘッダ語の終シに現われる。この信号は受信ノードによ〕送られ、そのノードが自身を受信ノードとして識別していること、およびそのノードがそのパケットを受けていることを認めるものである。（これは第２図に示されている３個の制御信号のうちの１つである。）送信しているノードはそれの送信が終る前にビジー信号５４をｉパス・サイクルだけ低くする。これは、あるノードが１２８個のデータ・パケットを送っている場合について波形５７によシ示されている。この信号の低下は、次のバス・サイクルにおいてピッドを再開できるという事実を全てのノードに知らせる。

正常な送信サイクルが行われていないことを示すいくつかの条件に対して、誤υ ザイクルが開始される。たとえば、第２のヘッダ中にＰＡＫ信号の電位が上ケ１ −シないか、送信を止める前にビジー信号が１ザイクル低下させられないとすると、第４図のＮＡＫ信号５９が送られる。送るべき飴の数の検出後の任意の送信中に、送られる語の数を全てのノードがカウントする（情報の長さを表す８ビツトがヘッダ１において送られる）。ある与えられた時刻に２個所以上のメートが送信するものとすると（衝突状態）、全てのノードがこれを再び検出してＮＡＫ信号を送る。

パケットの送信中にＩＤＩの２本以上が高レベルのままであると、衝突が検出される。後で説明するように、他の諸条件がノードにＮＡＫ信号を発生させ、したがって誤シサイクルを開始させる。

最初の誤シサイクル中に、誤りを検出する全てのノードが誤り符号を８本の線へ送り出す。それらの線はＩＤ信号のためにも用いられる（第２図参照）。

それらの線のうち７本の線が、第６図に示されているような独自の誤シを示すために用いられる。たとえば、５番目の線は一致しない長さく１ｎｃｏｎｓ量ｓｔ＠ｕｔ　１＠ｎ−ｇｔｈ）を指示するために用いられる。最後の線は、パリティの８ビツトがパケット送信に一致しなかったことを示す。誤シシーケンスの第２のサイクルにおいては、それらの同じ８本の線がノード検出の誤シを識別するために用いられる。たとえば、アドレスされたノードがデータを受ける用意のできたバッファを有しないものとすると、そのノードは自身を識別する。

この装置は、誤シ情報がパスを通じて送られた時に作用を行う診断プログラムを含む。回路３０において、検出された誤シの解析が行われ、かつデータの再送信、故障したノードの分離等のような適切な動作が行われる。各ノード自体はノードにおいて問題の識別を許すある診断ルーチンを含む。誤シシーケ／スに続いてデッド・サイクルが起シ、それからピッドが再び起る。

インターフェイス回路次に第１０図を参照する。前記のように、インターフェイス回路はプロセッサと装置バスの間でインターフェイスを行う。装置バスの６４本のデータ線が出力レジスタ６６と入力レジスタ６Ｔに結合される。装置バスを往き来するデータはそれらのレジスタを通って流れる。全てのデータとヘッダ語は線６３を通ってバッファ７０へ流れこむ。プロセッサへ流れ、プロセッサから流れ出すデータがトランシーバ６１と二重レジスタ６２を通って流れる。（それらのレジスタにより双方向の流れができるようにされる。）各パス・サイクルの初めの半分の間は、線６３と装置バスの間の流れが適切な向きに起る。それから、各サイクルの第２の半分の間に、線６３とプロセッサの２本の６４ビツト・パスの間に流れが起る。

したがって、バッファＴＯへのデータは、パス・サイクルの半分の間は時間多重化されて線６３を通じて装置バスへ送られ、パス・サイクルの他の半分の間はプロセッサへ向う異なる向きへ送られる。

簡単にするために、パリティ番ビットは示さない。

付加線がパリティ−ビットのために使用される。それらのビットもバッファされ、各バスｅサイクル中にデータに対して奇偶検査（パリティ・チェック）が行われる。この奇偶検査の結果は線７３上の状態ＲＯＭ７４への１つの入力を形成する。

バッファＴＯは、スタチック・メモリを備え、１２８にビット（プラス・パリティ・ビット）の容量を有する。それは送信部と受信部に分けられる。受信バッファと送信バッファにはバス上のノードｅアドレス（すなわち、Ｏ〜７）に対応する番号が付けられる（そして、それの専用にされる）。各部は１２８ビツトを５１２飴だけ格納する。それらの部は６４語の個々のバッファ部に更に細分きれる。各バッファ部は装置内の８個所のノードの１つに指定される。ホーム・プロセッサ自体に割当てられたバッファはヘッダ情報の格納に使用される。このヘッダ領域内では、装置の各ノードに８語が割当てられる。プロセッサがノードからパケットを受けると、回路は入来パケットのヘッダ部をそのメートに対応する受信ヘッダ部に置き、パケットのデータ部を対応する受信バッファに置く。ホーム・プロセッサに対応する受信ヘッダ部も受信状態部と呼ばれる８つの部分に分けられる。それらの各部分は装置内の他の各ノードに対する１語状態符号を含む。それらの符号は対応するノードへ送られた最後のパケットの状態を示す。

バッファψアドレッシング装置６０はバッファＴＯのアドレッシングを行う。これについては第１２図を参照して説明する。

８個の送信バッファは受信バッファと同様に構成される。ホーム・プロセッサに対応する送信バッファは送信ヘッダ部と呼ばれる８つの部分に分けられる。送信ヘッダ部も装置バス上の８個所のノードに対応して０〜７の番号が付けられる。

各部分の容量は８語長である。あるプロセッサがパケットをある特定のノードへ送ると、プロセッサのマイクロコード（これについては後で説明する）が、出てゆくパケットからのヘッダをそのノードに対応する送信ヘッダ部に置き、パケット・データを対応する送信バッファに置く。

状態ＲＯＭγ４は、制御器に対して一般に行われているように、状態マシンの一部として用いられる通常のＲＯＭである。（図には１つのＲＯＭ７４が示されているが、実際にはＲＯＭ７４は４つの５１２語×８ビットと、１つの３２語×８ビットを備える。）そのＲＯＭは、アドレスとして作用する数個の入力を受け、第１０図のインターフェイス回路を駆動するために適切な出力を与える。状態ＲＯＭ７４の出力は状態レジスタ７５ヘロードされ、そのレジスタ内の種々のビットの状態がインターフェイス回路を制御する。これについては後で説明する。状態ＲＯＭはパス仲裁の結果、すなわち、ピッド獲得信号を受ける。（これは第７図を参照して説明した。それは第７図にブロック７Ｔとして単に示されている。

）前記ＮＡＫ信号とＰＡＫ信号およびビジー制御信号は状態ＲＯＭへの入力も形成する。転送の状態を与えるいくつかの状態フラッグもある。それらは状態ＲＯＭ７４への入力を線Ｔｓ上で形成する。それらのフラッグについては第１１図を参照して説明する。状態レジスタ７５からの現在の状態は、状態マシンにおいて一般に行われているように、ＲＯＭ７４への入力を線８２上に形成する。ＲＯＭ７４はマイクロ命令レジスタ８８からの入力も受ける。

プロセッサはマイクロコーディングを含む。このマイクロコーディングはプロセッサ内のいくつかのボードとインターフェイス回路へ分配される。（マイクロコード・アドレス・パスの説明のために、本発明の譲受人に鋲渡された「　」という名称の　年　月　日付の未決の　出願第　号を参照されたい。）プロセッサからのマイクロアドレス・パス８５（１４本の線）が書込み可能な制御記憶装置８４に結合され、この記憶装置８４がらマイクロ命令をめるためにアドレスを与える。マイクロ命令レジスタ８８は書込み信号を線８９を介してバッファＴＯへ与え、線９ｏを介して状態ＲＯＭ７４へ与える。本発明に関するものではないが、レジスタ８Ｂの出力は誤ｐ訂正符号機構も制御する。（書込み信号はマルチプレクサＴ２によ）時間多重化される。マルチプレクサＴ２のためのクロック信号は、線６３を通る信号の流れを制御するために使用されるのと同じパス・サイクル信号である。）記憶装置８４は初期化の時にロードされる。実際にはこの記憶装置はパス８５がらマイクロプロセッサを介してアドレスを受ける。診断中は、どれが本発明にとって不必要であるテストをするために特殊表アドレスが用いられる。

状態レジスタの出力は、！ｓ９４にょシ示されてぃ７２ッグヘ与え、信号を線９６を通じてアドレッシング手段６０へ与え、線９Ｔを通じてバッファ７０を制御する。

第１０図の回路の動作の説明前には、プロセッサとインターフェイス回路の間の制御機構を理解することが助けとなる。これは第１１図に示されている状態フラッグ９８．９９．１００．１０１で構成される。先に示したように、第１０図のバッファＴＯはパス上の他の各ノードに専用の受信バッファおよび送信バッファを含む。すなわち、ノード３からのデータがノード７内の同じ所定のバッファに常に受けられる。

同様に、各状態フラッグ９８〜１０１は装置内の他の各ノードに専用のフラッグを含む。実際に、各インターフェイス回路には８組の状態フラッグがちシ、各組のフラッグはバス上のノードに専用とされる。

状態フラッグはプロセッサまたはインターフェイス回路によりアクセスできる。

送信状態フラッグ９Ｂは、対応するノードのための送信バッファが空いてないこと、または最後に送られたパケットに対する状態応答をまだ受けとっていないことを指示する。

このフラッグはプロセッサによシセットされ、かつプロセッサによシフリヤされる。データ受信状態フラッグ９９は、ノードのための受信バッファが空でないことを指示する。このフラッグは状態マシンによυセットされるが、プロセッサにょシフリヤされる。認証された状態応答フラッグ１０Ｇが、状態メツセージがノードから受けられたことを示す。そのフラッグは状態マシンによシセットされ、プロセッサによりクリヤされる。最後の７ラツグである転送終了フラッグ１０１が、要求データ送信（データまたは状態）が終了した乙とを示す。とのフラッグは状態マシンによｐセットされ、プロセッサにょシフリヤされる。それらのフラッグはバッファ状態の実行アカウント（ｒｔ＋ｎｎｌｎｇ　ａｅａｏｕｎｔ）を与え、したがって、あるバッファを使用できる時、または使用すべき時を決定する。そのフラッグは状態メツセージが受けられて、調べられたかどうかの実行アカウントも与える。

第１２図には第１０図のパッ７ア−アドレッシング手段６０が詳しく示されている。バッファーアドレス（それの９ビツト）がＭ　１１４を介して第１０図のバッファＴＯに結合される。第１２図にビット１１６として示されている１０番目のビットがマイクロ命令レジスタ８８から発生される。このビットは、残シの９ビツトによシアドレスされたバッファ場所が送信部または受信部のいずれであるかを決定する。

各パス・サイクルに対しては２種類のアドレスが必要とされる。というのは、第１０図を参照して説明したように１データはサイクルの半分で装置から流れ、他の半サイクルでは時間多重化されて線６３へ与えられるようにするために、データはプロセッサＯバスから流れる。マルチプレクサ１１０へ与えられるクロック信号は、各半サイクルでのアドレッシングにおいてその変更を行う。マルチプレクサ１１０はｇｇｘｏ図の命令レジスタ８８から線１１１へ与えられるモード− ビット、または状態レジスタ７５から線嚢６へ与えられるビットを選択する。マルチプレクサからシフタ１１２へ与えられる信号が、レジスタ１０６゜１０７　、１０８からの信号が線１１４を通じて出力アドレスに与えられるかどうかを決定し、かつそれらの信号の順序を決定する。

ホーム・レジスタ１０６がモード自体の識別番号に対応する番号を格納する。この番号は静的であり、初期化の時にセットされる。リンク・レジスタ１０７が、送信／受信すべきバッファ番ノードの数を含む。

その数はプロセッサによｐセットされる。たとえば、６４語を送信または受信すべき時に、バッファ・アドレス・レジスタ１０８がアドレス信号の順序づけを行うカラ／りとして動作し、このレジスタはアドレスを増すためにカウント動作を行う。

したがって、バッファＴＯのだめの第１２図に示されている１０ビツト・アドレスは、線１１４に送信される９ビツトと、送信／受信ビット１１６を送信する１０番目のビットとで構成される。そして、先に述べたように、アドレッシングのモード、すなわち、それが直接、データ、状態、またはヘッダであるかどうかに応じて、それらのビットは配置される。ヘッダ語自体はプロセッサにおいて発生され、線６３を介して装置バス２０上のバッファＴＯとの間で転送される。

正常な転送中に、第１に、送信プロセッサがヘッダおよびパケット情報を指定されたノードのための送信バッファにロードする。ヘッダおよびデータは受信プロセッサの対応する受信バッファへ送られる。

状態応答が送信メートへ送シ返えされて、パケットの配置を示す。あるパケット（送信プロセッサ）がパケットを別のプロセッサ（受信プロセッサ）へ送ると、マイクロコードが受信ノードに対応する送信ヘッダおよびデータ部にロードすることを命令し、それから、状ｔ！ｌＲＯＭにおいて受信ノードに対応する適切な送信／アクティブ・ビットをセットする。それから、受信ノードの所定の受信バッファへ転送が行われ、受信データ・フラッグをセットする。（データまたは状態の）転送が終ると、プロセッサがパケットを調べた時に、送信終了状態フラッグがプロセッサによりクリヤされる。

入出力アダプタ回路Ａ、アダプタ回路の第１図の回路２７．２８のようなアダプタ回路は、前記のように、装置バス２０と入出力サブシステムの間でインターフェイスを行う。ここで説明している実施例においては、サブシステムは入出力機能のためのものであシ、シたがって、バス２ｏに結合されているプロセッサを補佐する。サブシステムの役割のため、サブシステムの構成はインターフェイス回路の構成とは多少異なる。１つの特定の差違は、アダプタ内のバッファが特定の任意のノードがらのデータを受けることに専用にされていない、ナなゎち、それらのバッファが必要に応じてダイナミックに割当てられることである。これは、特定の入出力サブシステムとプロセッサの間で大量のデータ流を必要とすることがある丸めに、行われるのである。

ここで構成されているように、いずれの入出力サブシステムも任意のプロセッサとの間でデータの送受信を行うことができる。バッファ・スペースのダイナミックな割当のために、インターフェイス回路の場合におけるよシもバッファのアドレッシングが一層複雑になる。

第１３図に示すように、アダプタ回路は入出力サブシステムすなわちプロセッサ（Ｉｏｐ）・バス２３と交信する。そのプロセッサ・バス２３は、ここで説明している実施例においては、標準インターフェイス回路を介してユニバスに結合される。ＩＯＰバスは１８本のアドレス線と１６本のデータ線を有する。

データ線はバス・マルチプレクサ／デマルチプレクサ１２０に結合され、アドレス線はアドレス・レジスタ１１８とマルチプレクサ１１９へ結合される。

システム・バス２０からの入力データが、双方向バッファ骨パス１２９へ結合するために、ラッチ１２７に結合され、それから三状態ドライバ１２６へ結合される。システム・バスのための出力データが出力レジスタ１２３へ結合され、それからバス・ドライバ１２４を介してシステムＯバス２０へ結合される。プロトコル装ｆｉ１２５もシステム拳バス２０へ結合される。この装置は前記仲裁を行い、前記制御装置バス信号を発生し、かつ後述する他の諸機能を実行する。

プロトコル装置１２５はＳＢＩバス１１６からの信号も受ける。

プロセッサｘＯＰとの間で転送させられる全てのデ・−夕はバッファ１１７を通って流れる。このバッファはアドレス−レジスタ１１８を介してアドレスされる。

そのアドレス・レジスタは、アドレスをパイプライン処理するために用いられる。アドレスは、マルチプレクサ１１９によシ、後述する複数の信号から選択される。バック７１１７の容量は１６　Ｘ　ｌｋバイト、ままたは１６　Ｘ　１２８の６４ビツト語である。バッファは１６の部分すなわちバッファ部０〜１５に分けられる。バッファ部０は状態パケットおよびヘッダパケットを格納するために用いられる。このバッファ部０は１６の側部分に分けられる。各側部分は残シのバッファ部の１つに組合わされる（すなわち、専用にさせられる）。すなわち、データの１２８語を格納できるバッファ部１２は、２語のヘッダと状態２語を格納するために、バッファ部０内に割当てられたスペースを有する。送信が受信されてバッファ部１２へ割付けられると、その送信のへラダ拳パケットがバッファ部０の割当てられた側部分に格納される。バッファ部１２内のデータに関連する状態パヶットは同様にバッファ部０の割当てられた側部分に格納される。

各ハス・サイクルの半分がバッファ１１７とＩＯＰの間の通信に使用され、各パス・サイクルの他の半分がバッファ１１７と装置パスの間の通信に使用される。

マルチプレクサ１１９とアドレス・レジスタ１１８に結合されたマルチプレクサ制御信号がこのサイクル動作を制御する。それらの信号は第１４図の状態マシン１３４によシ発生される。装置パスに組合されるレジスタ、ドライバ、およびラッチを通るデータの流れを制御するために、数多くの他の制御信号が第１４図の状態マシンから発生される。それらの制御信号は標準のタイミング信号であるから説明は省略する。

ＩＯＰがパスをアドレッシングしている時に、バッフ７・スペースはコンピュータの主記憶装置の一部であるものとしてコンピュータには見える。この目的のために８進アドレス４０００００〜５７７７７７が用いられる。パスからＩＯＰパス２３を通じてのデータの流れが、たとえばバッファ１１７からディスクへ、またはディスクからバッファ１１７への直接メモリアクセス（ＤＭＡ）モードで取扱われる。サブシステムにおいて使用されるＰＤＰ　１１は主として管理機能を行い、演算のためには用いられない。

アダプタ回路のうち、本発明の理解に必要でない部分は示してない。たとえば、診断、ある種の制御信号、タイミング信号、パリティ・ビット操作、およびその他の機能のために用いられる部分は図示してない。しかし、奇偶検査回路１２８は第１３図に示されておシ、この奇偶検査回路はＳＢＩパス１１６に結合される。

一般に、パス２０からバッファ１１７へのデータの流れは、パス・サイクルの半分でラッチ１２７と、ドライバ１２６とパス１２９を介して行われる。パス・サイクルの他の半分では、バッファ１１７からパス１２９ヘマルチプレクサ／デマルチプレクサ１２０を介してデータが光れ、それからＩＯＰバス２３へ流れる。

ＩＯＰパス２３は１６ビツト・パスであるから、パス２３ヘデータを送るためにマルチプレクサ／デマルチプレクサはバッファーパス１２９の１６本の線を順次選択する。他の向きでは、データはパス２３からマルチプレクサ／デマルチプレクサ１２０を通ってパス１２９へ流れ、それからバッファ１１７へ流れる。同様に、１度に１６ビツトがパス２３から順次とシ出、され、バッファーパス１２９に置かれる。

第１５図に示すように、バッファ１１７は１１ビツト・アドレス１４０によシアドレスされる。それらのビットのうちの４ビツトがバッファ部を定め、７ビツトが各部内の１２８の各語場所をアクセスするために用いられる。３個の付加ビットも用いられる。それらの付加ビットのうちの２ビツトが、１６ビツト・パスのためにバッファ・パス１２９の４つの１６ビツ）−フィールドの選択を制御する。

ＩＯＰアドレス１３９は２つの付加ビットを含む。６ビツトが論理バッファ部選択アドレスのために用いられる。それの６ビツトはマツピングＲＡＭへ結合される。そのＲＡＭは出力として４ビツトの物理的バッファ部番号を与える。その番号はバッファ１Ｔをアドレッシングするために実際に用いられる。このマツピングは、隣接していない任意の部分をＩＯＰアドレス・スペース内に隣接して現わさせるために用いられる。これによシ、いくつかのバッファ部からのデータをディスク５０間で、たとえば１つのＤＭＡ　）ランザクジョンにより、相互に転送できるようにされる。

ＩＯＰによシ使用されるバイト順序づけ（ｏｒｄ＠ｒｌｎｇ）規約は、第２図のプロセッサ２１　、２’２によシ使用されるバイト順序づけ規約とは逆である。

たとえば、マルチプレクサ／デマルチプレクサ１２０からのビットをスワップするために何らかの手段を設けねばならない。ＩＯＰ自体がこれを行うことができるが、その性能は受け容れることができないほど低い。マルチプレクサ／デマルチプレクサ１２０に結合されているマツピングＲＡＭからの付加ビットがこのスワツピングを制御する。これは本発明にとって重要ではなく、むしろ、ＩＯＰおよびプロセッサ２１．２２によシ使用される種々の規約から生ずるものである。

第１４図において、！ＯＰパス２３が、ハンター１３２と、バッファ状態ＲＡＭ１３３と、装置パス状態マシン１３４と、状態ＲＡＭ制御器１３５とに接続されている。

バッファ・パス１２９　トＳＢＩバス１１Ｂハ、状ｆｌマシン１３４へも結合される。

ハンター１３２はカウンタと、４状態マシンと、複数のレジスタとを備える。それらの状態マシンとレジスタについては第１６図および第１７図を参照して後で詳しく説明する。しかし、一般に、ハンターは、バッファＲＡＭ１３３を走査することによシ、利用できるバッファ部を識別する。ＲＡＭ１３３はバッファ１１７内の各バッフ７部の状態を含む。したがって、たとえばデータを受信するものとすると、ハンターが利用できるバッファ部（バッファ部１〜１５）を職別して、マルチプレクサ１１９へ受信バッファΦアドレス（ＲＢＵＦ）を与える。そして、バッファ部がロードされた後で、バッファ状態ＲＡＭ１３３において他の表示がされてバッファ部の新しい状態を示す。

装置バス状態マシン１３４が、装置パスとの間の送信動作と受信動作を行う。たとえば、各パス・サイクルの半分の間にマルチプレクサ１１９からのアドレス・マルチプレクシングを制御する。送信（Ｘ）ノ＼ンターが妥当状態にある時に（第１６図を参照して後で説明するように）状態マシン１３４をトリガする。

同様に、妥当状態にある受信（Ｒ）ハンターを伴う入来装ｆｆｆバスの転送が、状態マシンをトリガする。状態マシン１３４は、この出願において先に説明した状態マシンのような他の一般的に使用されている状態マシンに類似する。その状態マシンは、状態レジスタと読出し専用メモリで主として構成される。この状態マシンによυ与えられるある制御信号について、第１８図のＲＯＭ１８１を参照し、て後で説明する。マシン１３４により与えられる他の信号が、マルチプレクサ７／デマルチプレクサ制御信号と、バッファ語カウ／ト（７ビツト）を与えるためのマルチプレクサ１１９のためのオフセット昏カウ／ティングと、マルチプレクサ１１９のための制ｔａ信号と、パリティ状態検査と、第１３図のプロトコル装置１２５のための制御信号とである。

バッファ状態ＲＡＭ　ＩＩ＋御器１３５が、ＲＡＭ１３３とハンター１３２におけろ状態の変化を制御する。それは制御信号＆、状ｆａマシン１３４と、　ＩＯＦバス２３と、ハンター１３２とから受ける。制御器は、ＲＡＭ１３３の内容を変えるため、およびハンター１３２の状態を変えるために、第１８図を参照して説明する三対のＲＯＭを使用する。また、制御器１３５が２つの状態マシンを含む。それらのマシンのうちの１つは、状態マシン１３４からの装置バス要求のために用いられ、かつ、たとえば、装置バスへ転送するために使用すべきアドレスを選択する。（状態マシン１３４自体はどのようなバッファ・アドレス情報も含まない。）制御器１３５内の第２の状態マシンは、ＲＡＭ１３３に対するハンターのアクセスと、このＲＡＭに対するＩＯＰのアクセスを制御する。第２の状態マシンは、ＲＡＭ１３３に対する、ハンターのアクセスとＩＯＰのアクセスとの間での仲裁を行う機能も果す。ＩＯＰのアクセスは、ハンターのアクセスを無効にする。ＩＯＰのアクセスの頻度が低いからである。制御器１３５内の２状態マシンの動作は交錯させられ、各動作はバス−サイクルの工つの半分の間にＲＡＭをアクセスする。ＲＡＭ１３３の読出し動作と書込み動作が必要であるから、トランザクションを終了するために２パス昏サイクルを必要とする。制御器１３５の動作は、第１９図の流れ図についての説明によｐ一層良く理解されるであろう。

アダプタ回路を理解するためには、ＲＡＭ１１３に格納されている特定のバス状態を理解せねばならない。

下記の表においては、ＢＵＦｘは１５のバス部分の１つを指し、ＨＥＡＤｚはバッファＯＫおけるそれに関連するヘッダ中スペースを指シ、５ＴｋＴｘ　ハ／（ソファＯＫおけるそれの関連する状態スペースを指す。下記の表においては、ＢＵＦｘ　、ＨＥＡＤＸ　、　５ＴＡＴＸは「三つ組（トリプレット）」と呼ばれる。

名　称　符号　定　義ないデータを含み、送信または受信のために割当てられることかでべきデーターパケットをロードする。

ＸＭＩＴ　２　ＢＵＦｘとＨＥＡＤｘ内のデータ・パケットは、送信の用意ができ、送信が成功すれば、三つ組は７リー（ＦＲＥＥ）状態へ戻される。

ＸＭＩＴ　ＷＡＩＴ　３　ＢＵＦｘとＨＥＡＤｘ内のデータ争パケットは、送信の用意ができ、送信が成功すれば、三つ組はＵＮＡＣＫＥＤ状態へ戻され確認応答を待つ。

ＵＮＡＣＫＥＤ　４　ＢＵＦｘとＨＥＡＤＸ内のデータ・パケットは、送信された：ある状態パケットが予測される。

人ＣＫＥＤ　５　ＢＵＦＸとＨＥＡＤｘ内のデータ争パケットは送信された：　５ＴＡＴＸは、応答として受けた状態パケットを含む（ＩＯＰ　ＮＥＷ　５ＴＡＴＵＳ　ＰＡＣＫＥＴ割込を発生）。

ＸＭＩＴ　ＨＯＬＤ　６　ＢＵＦｘとＨＥＡＤｘ内のデータ・パケットに応答して受信した状態バケットを５ＴＡＴｘが含むが、三つ組を自由にしなかったことをＩＯＰは知らされた。

するために、ＢＵＦＸとＨＥＡＤｘが保留された。

ＬＡＴＥＮＴ　９　入来データ・パケットが誤シなしに受信され、ＢＵＦｘとＨＥＡＤｘに格納された（ＩＯＰ　ＮＥＷ　ＤＡＴＡ　ＰＡＣＫＥＴ割込を発生する）。

Ｎ０８ＴＡＴ　Ａ　ｒＯＰがＢＵＦｘとＨＥＡＤｘ内の入来パケットを知らされるが、５ＴＡＴｚ内の状態パケットを作るか、三つ組を自由にするかをまだせねばならない。

５ＴＡＴ　Ｂ　ＢＵＦｘとＨＥＡＤｘ内のデータ・パケットに応答して送信すべき状態パケットを５ＴＡＴｘが含む。

ＲＣＶ　ＨＯＬＤ　Ｃ５ＴＡＴｘ内の状態パケットが送信された（ＩＯＰ　５ＴＡＴＵＳ−８ＥＮＴ割込を発生する）。

ＸＭＩＴ　ＥＲＲ７ＢＵＦｘとＨＥＡＤｘ内のパケットを送信している間にＶＡシが起きた（ＩＯＰＸＭＩＴ　ＥＲＲＯＲ割込を発生）　。ＸＭＩ’ｒ　ＥＲ−ＲＯＲ状態レジスタにおいて誤シ情報を利用できる。ＩＯＰがＲＥＳＵＭＥＸＭＩ　Ｔ指令を発するまで、このノードによるそれ以上の送信が禁止さのサービスのために利用できる（ＩＯＰ　ＥＭＰＴＹ　ＢＵＦＦＥＲ割込を発生）。

最初に、ＲＡＭ１３３内の全てのビットは所定の条件、たとえば全部零、にセットされて、全てのバッファ部がツリー（ＦＲＥＥ）であることを示す。

Ｂ、ハンターアダプタ回路は４つのノル／ターを有する。各／１ンターは４ビツト状態マシンとレジスタを有する。１つのハンターは、受信７１ンターと呼ばれる。このノーンターは、後で説明するように、ＲＡＭ１３３を探し、７リー（ＦＲＥＥ）であるバッファ部を識別する。それらのバッファ部は装置パスからデータを受けるために用いられる。あるバッファ部がフリー（ＦＢ）Ｊ）であると決定すると、後で説明するように、制御器１３５はノ（ソファ部の状態をレシービング（ＲＥＣＥＩＶＩＮＧ）へ変える。

バッファ１１７をアドレッシングするために、ノ（ソフア部番号（ＲＢＵＦ）がマルチプレクサ１１９により使用される。

送信（Ｘ）ハンターは、ＲＡＭ１３３を調べて、データを送信する用意ができているバッファ部を識別する。

あるバッファ部がひとたび識別されると、バッファ１１７をアドレスするためにそれのアドレス（ＴＢＵＦ）がマルチプレクサ１１９により使用される。これは上記の表にＸＭＩＴ状態、ＸＭＩＴ　ＷＡＩＴ状態または５ＴＡＴ状態として示されている。

新しい（Ｎ）ノ・ンターがバッファ状態ＲＡＭ１３３を走査して、次の状態のうちの１つの状態にらるバツ°ファを探す：　ＬＡＴＥＮＴ　、ＸＭＩＴ　ＨＯＬＤ　；Ｘ）ＪＩＩＴ　ＥＲＲｉたはＲＣＶ　ＨＯＬＤｏ一般に、それらは、バッファ部からＩＯＰへのデータの転送のようなＩＯＰ動作を必要とする状態である。

第４のハンター、すなわち、空ないしエンプティー　（ＥＭＰＴＹ　（Ｅ）　）ハンターは、ＲＡＭ１３３を走査して、それにＩＯＰからデータをロードできるフリー（ＦＲＥＥ）バッファ部を探す。後でわかるように、ＩＯＰがデータを識別された空きバッファ部にロードすると、「ローディング（ＬＯＡＤＩＮＧ）　Ｊ状態がＲＡＭ１３３に記される。上記のように、受信ハンターと空ハンターがフリー（ＦＲＥＥ）バッファ部を探す。装置パスの他のノード按よる使用のために、装置パスからのデータを受けることに第１の優先順位が与えられるから、受信／Ｓ／ターは空ハンターよシ高い優先順位を有する。

ハンターのための状態マシンが、それぞれ３つの状態１４１．１４２，１４３．１４４を有することが、第１６図に示されている。最初に、探索が始った時に４つのノ・ンターの全てが非妥当状態（状態１４１）　Ｋセットされる。受信ハンターと空・・ンターは状態１４２を探索（ｈｕｎｔｌｇ）することに直ちに移行する。新しいおよび送信ハンターは、探索状態へ移行する前に、「比較」信号（後で説明する）を必要とする。一致が起ると、すなわち、あるハンターが探しているものを見つけると、ハンターは妥当状態１４３に変る。非妥当化が起るまで、ハンターは妥当状態１４３に留まる。ハンターのための「一致信号」と非妥当化信号の発生については、第１８図を参照して後で説明する。

新しいハンターまたは送信ハンターが探索を始める前に、第１７図の走査器１７０内のカウントはＮＢＵＦまたはＸＢＵＦのそれぞれのカウントに一致しなければならない。（通常の図示しない比較器がこの目的のために使用される。）実際に、これは、それら２つのハンターに対してそれが最後に停止した点から探索を開始することをめる。これは、新しいハンターまたは送信ハンターが、ＲＡＭ１３３内の短くされたループ内に留まることを阻止し、ＲＡＭ１３３全体よシ少く走査させる。それらのループは、新しいハンターまたは送信ハンターがサービス要求中のバッファ部を指定することを阻止できる。同じ考慮は受信ハンターまたは空ハンターに対しては払われない、すなわち、どのようなフリー−バッファでもデータの受信に適当である。他のパックアを働かせる前に同じバッファを再使用することは何らの不都合も生じない。

第１７図には、バッファ状態ＲＡＭのアドレッシングがハンターのアクセスのために示されている。（１０Ｐパスは、バッファ状態ＲＡＭ１３３をアクセスし、第１８図を参照して説明するように、ＩＯＰパスからのアドレスでアクセスする。）４ビツト・カウンタ１７０が、バッファ状態ＲＡＭ１３３の１６個所の場所を走査するためのカウントを与える。このカウンタは、第１８図のＲＯＭ１８　Ｇからの信号によ）増加させられる。

カウンタ１７Ｇからのカウントはマルチプレクサ１７２を介して結合され、ＲＡＭヘアドレスを与える。このアドレスも、４つのレジスタＸＢＵＦ　１７３．ＲＢＵＦ　１７４．ＮＢＵＦ１７５、ＥＢＵＦ１７６に結合される。それらのレジスタには、第１６図の状態マシン、とくに送信ハンター状態マシンと、受信ハンター状態マシンと、新しいハンター状態マシンと、空ハンター状態マシンとがそれぞれ組合わされる。

説明のために、受信ハンターが第１６図のそれの探索状態１４２にあると仮定する。カウンタは、バッファ状態メモリを走査させ、メモリ内の各場所かり１゛４ぺられて、対応するバッファ場所がフ＋）　−（ＦＲＥＥ）であるかどうかを決定する。後で説明するように、これは第１８図のＲＯＭ１８Ｇによシ行われる。

フリー（ＦＲＥＥ）バッファ部が見出されると、レジスタ１７４に結合されている一致Ｒ信号が、このレジスタにカラ／り１７０のカウントを保持させる。このカウントは、マルチプレクサ１１９へ受信バッファーアドレス（ＲＢＵＦ）を与えて、装置バスからロードするために状態マシン１３４にこの利用できるレジスタを選択させる。同様に、一致が起きた時に、他のハンターが、カウンタ１７０からのカウントを記録し７てそれらが探している条件を満す。第１８図から明らかなように、バッファ部の状態を更新するために、それらのレジスタに格納されているカウント（アドレス）がマルチプレクサ１７２を通じて利用されてＲＡＭ内の１６個所の場所を選択する。

Ｃ、バッファ状態ＲＡＭ制御器第１８図に示すように、状態ＲＡＭ制御器には３つのＲＯＭ１８０．ｊ８１．１８２が使用される。（この例においては、各Ｉ？、ＯＭは・一対のＲＯＭによって実現される。）　ＲＯＭ１８０はＲＡＭ１３３からの４ビツト語を調べて、一致が起きているかどうかを決定する。与えられた任意の時刻にハンターの任意の組合せを探すことができる。

線１８３上の信号が、１つのハンターが探索していることをＲＯＭ１８０に知らせる。それらの信号は第１６図のハンター状態マシンから直接得られる。受信ノ・フリーが探索をしており、ＲＡＭ１３３からＲＯＭ１８０へ結合されているデータが、バッファ部がツリー（ＦＲＥＥ）であることを示すと仮定すると、第１７図のレジスタ１γ４が現在のカウントを記録するように、ＲＯＭ１８０の出力端子から一致信号がそのレジスタへ与えられる。

現在アクセスされているＲＡＭ場所をフリー（ＦＲＥＥ）からレシービング（ＲＥＣＥＩＶＩＮＧ）へ変えるために、ＲＯＭ１８０が４ビツト・データ出力語と書込み制御信号をＲＡＭ１３３へ力える。また、ＲＯＭｊ　８０はカウントを増大させる。同様に、送信ハンター、新しいハンター、またけ空ハンターに対して一致が起きたとすると、一致信号が第１７図のレジスタへ与えられ、ＲＡＭ１３３に格納されている状態が更新されて、たとえば、ＩＯＰバスからデータを受けるために空レジスタが探されたことを示す。ＲＯＭ１８０へ寿えられる３番目のカウント状態信号の目的については後で説明する。

状態マシン１３４がデータ争パケットまたは状態パケットを（マルチプレクサ１１９を介してアドレスを選択することにより）装置バスへ転送し、まだは装置バスから転送すると、それは信号をＲＯＭ１８０へ与えて、その転送が成功したこと、または転送を完了できなかったことを示す。転送が行われたとすると、ＲＯＭ１８０が状態ＲＡＭ内のバッファ部の状態を変え、更に、データが受けられた時に受信ハンターを非妥当状態にし、またはデータが装置バスへ送られた時に送信ハンターを非妥当状態にする。

ＲＯＭ１８２はＩＯＰ指令を受けてＲＡＭ１３３の内容を調べ、または修正し、指定されカニバッファ部にある状態パケットまたはデーターパケットの送信を開始し、新たに受けた状態パケットｔたはデータ・パケットにそれが気づいたことを確認応答し、かつ送信の誤シの後では送信を再開する。ＩＯＰバスはアドレスをＩＯＰバスを介してＲＡＭＩ　３３へ与える。ＲＯＭ１８２は、たとえば指伶がそのバッファ部の状態を変えた時にＲＡＭ１３３内のバッファ部の状態を更新でき、かつ指令に応じて新しいハンターまたは空ハンターを非妥当状態にすることもできる。

Ｄ、「公平性（ＦＡＩＲＮＥＳＳ）Ｊ制御前記のように、装置バスへの公平なアクセスを確実に行わせるためにある種の措置が講じられている。

データ送信が行われた後では、送信ノードが、たとえば、！認応答が行われるまでデータを保持するバッファ部をフリーにできるように、状態パケットに優先順位を与えることが重要である。したがって、状態パケットへデータ送信よりも高い優先順位を与えることが重要である。

制御器１３５は、送信の必要があるいくつかの状態パケットのカウントを維持する。ＩＯＰが状態指令を発するたびに、そのカウントを増すためにＲＯＭ１８２が用いられる。各状態パケット送信の後で、このカウントはＲＯＭ１＋１０により減少させられる。カウントが零になる寸で、ＲＯＭ１８０は、送信ハンターがデータ送信のために一致を見出すことを禁止し、その送信ハンターによる状態パケットの送信を制約する。したがって、たとえば、炬査されているバッファア部が５ＴＡＴ状態にあったとすると、ＲＯＭ１８０は送信一致を出すだけでおる。

カウントが零で、全ての状態パケットが送られたことを示すと、ＲＯＭ１８０への信号は全ての一致が起ることを許す。

Ｅ、オフセット書カウントｖ作状態マシン１３５は、オフセットのアドレスをマルチプレクサ１１９を介してバッファ１１７へ与える。ここで説明している実施例においては、データのカウントのために２つのカウンタを使用している。１つのカウンタはオフセットをカウントし、他のカウンタはデータ転送の長さを調べるために用いられる。

オフセット・カウンタは最初は−２にセントされ、それからそのオフセットｅカウンタが零カウントに達した時に７ビツト書オフセツト中アドレスを４４る。このカウンタは各バッファ部内のオフセット俳アドレスを与える。カウンタを−２でスタートさせることにより、２つのヘッダ語を区別するために下位ビットを使用できる。第２のカウンタは送信または受信すべき語数にセットされる（ヘッダはこの情報を含む）。このカラ／りの内容がビジー信号とともに調べられ、正しい語数が受信されたか否かを判定し、もし受信されなければ誤りザイクルが開始さ第１９図の流れ図は、バッファ状態ＲＡＭ１３３に格納されている種々の状態により表される典型的な制御の流れを示す。それらの状態は、説明したように、主として制御器１３５の制御の下に変えられる。

最初に、状態１５１によシ示されているように、バッファはフリー（ＦＲＥＥ　）状態にある。この状態はＲＡＭ１３３に格納される。この点で受信ハンターは非妥当状態にあり、線１５２で示されているように、フリーなバッファ部を探すために探索が行われる。ＲＯＭ１８０はいつ一致が起るかを決定し、状態１５３によシ示されているように、受信状態をＲＡＭ１３３に書込む。妥当なデータが受けられると、バッファ部がレーテント（ＬＡＴＥＮＴ）状態１５４に置かれる。データが妥当であることがひとたび決定されると（これについては後で説明する）、その新しい状態がＲＯＭ１８０からＲＡＭ１３３へ書込まれる。新しいデータＩＯＰ割込が発生される。

ＩＯＰはそれに応答して「次の」指令を発生する。その指令はバッファ部をノー・スタット（Ｎｏ　５ＴＡＴ）状態１５５に置く。ヘッダが、確認応答がめられているパケットであるかどうかを判定するためにそのヘッダを調べる。線１５６により示されているように、何も要求されないとすると、工ＯＰがフリー（ＦＲＥＥ）信号を発生して状態１５１へ変える。この新しい状態はＲＯＭ１８０によ、９　ＲＡＭへ書込まれる。状態の応答が必要であるとすると、ＩＯＰはバッファ状態領域に状態パケットを構成して、バッファ部状態を５ＴＡＴ状態１５７へ変える送信状態指令を出す。最後には、送信ハンターが５ＴＡＴ状態にあるバッファ部を走査し、状態マシン１３４を通じて転送させる。送信が成功すると、ＲＡＭ１３３はＲＯＭ１８１を介して受信保持（ＲＣＶ　ＨＯＬＤ）状態１５８に更新される。これは、線１５９によシ示されているようにローディング（ＬＯＡＤＩＮＧ）状態１６８へ進む。

空ハンターは、初期化の後で、線１６１によシ示されているように、空バッファを探索し、ＲＯＭ１８Ｇを通じて一致がひとたび起ると、エンプティＯｊ：ＭＰＴＹ）状態１６６のための適切な符号がＲＡＭ１３３に書込まれる。ＩＯＰ新しい空バツフア割込信号が発生される。ＩＯＰは、ＲＯＭ１８２を通じて「次の」指令を発生する。その指令は、状態１６８によシ示されているように、ローディング（ＬＯＡＤＩＮＧ）符号をＲＡＭに入れ、空ハンターを非妥当状態におく。

バッファ部にデータをロードした後で、ＩＯＰは送信の用意ができる。確認応答をめられないとすると、状態を送信すなわちＸＭＩＴ（１６９）へ変える送信指令をＸＯＰが発生する。ＲＯＭ１１１２はＲＡＭ１３ｐを更新して送信（ＸＭＩＴ）状態を示す。バッファ部がＸＭＩＴ状態にあることを送信ハンターが見出したとすると、それは状態マシン１３４を通じる送信をトリガする。

ＲＯＭ１８０は、送信が成功したことを知らされた後で、線１６７によシ示されているようにそのバッファをフリーにする。

確認応答がめられるとすると、ｒｏｐが送信待期（ＸＭＩＴ−ＷＡＩＴ）指令を発して、ＲＯＭ１８２に状態をＸＭＩＴ　−ＷＡＩＴ　へ変えることを命令する（１６２）。それから、送信が成功した後で確認未応答（ＵＮＡＣＫＥＤ）状態１６３が続く。状態マシン１３４が適切な状態パケットを受けるまで、バッファ部はこの状態に留まる。状態パケットが受けられた時に確認応答（ＡＣＫＥＤ）状態１６４が恍く。状態マシ／１３４はＲＯＭ１８１を介してＲＡＭを送信保持（ＸＭＩＴ　Ｉ（ＯＬＤ）状態へ更新する。この状態においては、状態パケットが受けられたが、バッファ部がまだフリーにされていないことをＩＯＰは知らされる。

状態パケットがＩＯＰによシ調べられて、それを受け容れることができると判定すると、線１６７にょシ示されているように、フリー（ＦＲＥＥ）状態１５１へ戻される。

Ｇ、状態パケットの識別前記のように、データが送信されて、確認応答がめられると、その送信のためのヘッダは第２のバッファ部番号を含む。この４ビツト数は第９図のヘッダ３６に示されている。受信しているノードにょｐ状態パケットが送信されると、状態パケットがピッディングから送信されていることをプロトコル装置１２５が認める。状態パケットの最初の語に対しては、バッファ番号が装置バスから直接とシ出され、バッファ１１７をアドレスするために用いられ、かつ５ＢＵＦに格納される。さもないとバッファ部番号を処理するために十分な時間がないことに注意されたい。

状態の第２の語に対しては、制御器１３５はバッファ１１７をアドレスするために８ＢＵＦの内容を使用する。

Ｈ，データ妥当化装置バス上の各アダプタ回路は、装置パスを通じて送信が行われるたびに、データ（または状態パケット）を受ける。バスの動作速度のために、装置バス上の各送信を調べること、およびその送信がある特定のノードのために意図されたものであるかどうかを判定することに十分な時間がない。それよシも、データは常に受けられ、制御器１３５はデータを調べて、そのデータが妥当であるか、すなわち、そのデータがノードに対して意図されているものであるか否かを判定する。

第１９図を再び参照して、データが妥当な時だけ、バッファ部の状態はＲＥＣＥＩＶＩＮＧ状憇１５３からＬ状態ＥＮＴ状態１５４へ変えられる。それが妥当でないとすると、バッファはＲＥＣＥＩＶＩＮＧ状態１５３に留まシ、新しい入来データが既存の非妥当なデータの上に単に書込まれるだけである。

以上、分布仲裁を採用し、状態送信とデータ送信のために別々の仲裁機構を与える装置パスについて説明した。このバスはデータを、とくにプロセッサと入出力装置の間で、転送する効率的な手段を提伊するものである。

Ｉ争書（内容）こ度ヌしよし〕４ケ７ −７２！７！ｊ８／勿θ 手続補正書働式）２、発明の名称分散された仲裁機能をもつコンピュータ・バ装置３、補正をする者事件との関係　特　許　出願人名称（氏名）　ラショナル（ほか２名）５、補正命令茸、廿ヨの日付　昭和６１年　６　月　１０日−′　−乙　：′ ６、−補正の対象（１）特許法第１８４条の５第１項の規定による書面の特許出願人の欄（２）図面の翻訳文（３）法人証明書（４）委任状ｍ　別紙の通り（２）図面の翻訳文の浄書（内容に変更なし）（４）別紙の通υ 国際調を報告　１１７Ｍ’／Ｉ、ｅ；。’、／ｎｌ’１ｇ１ｌ＋’１

Claims

【特許請求の範囲】

１．複数のバス線を備え、複数のノードを相互に接続するためのバス装置において、前記各ノードは仲裁手段を含み、この仲裁手段は、前記バス線に対するそのノードの現在のアクセス優先順位を表す優先順位番号を格納する記憶装置と、この記憶装置と前記バス線に結合され、前記ノードがデータを送信する用意ができた時に、前記現在のノード優先順位を前記バス線へ送信する送信手段と、前記ノードのうち自己を除く他のノードの前記優先順位番号を受け、前記他の優先順位番号を自己の後先順位番号と比較し、その比較を基にして前記データを送信できるようにする受信手段と、他のノードの記憶装置に格納されている現在のノードの優先順位とは異なる前記各ノード内の現在のノード優先順位を維持し、前記現在のノード優先順位を更新する更新手段とを備え、分布された仲裁機構が達成される複数のノードを相互に接続するためのバス装置。
２．請求の範囲第１項記載のバス装置であつて、少くとも１つの前記ノードを入出力バスに結合するアダブタ回路を含み、この入出力バスは、バツフア・メモリと、このバツフア・メモリを前記入出力バスの前記バス線に選択的に結合する選択手段と、前記バツフア・メモリの状態を表す信号を格納するバツフア状態メモリと、このバツフア状態メモリの内容を調べて、前記入出力バスからのデータと、前記バス線からのデータを受けることができる前記バツフア・メモリ内の少くとも場所を識別し、かつデータを前記入出力バスへ送る用意ができている前記バツフア手段内の場所を識別する探索手段と、この探索手段と前記バツフア・メモリに結合され、前記探索手段により識別された前記バツフア・メモリ内の場所をアドレツシングするアドレツシング手段とを備えるバス装置。
３．請求の範囲第１項記載のバス装置であつて、少くとも１つの前記ノードと前記バス線の間で結合するインターフエイス回路を含み、前記１つのノードと前記バス線の間で転送されるデータを一時的に格納するバツフア・メモリを備え、とのバツフア・メモリは複数の部分を含み、各部分はある１つの前記ノードからのデータを受けることに専用にされ、かつデータをある１つの前記ノードへ送信することに専用にされているバス装置。
４．複数のノードに結合される第１の複数のバス線と、前記ノードに結合される第２の複数のバス線とを備え、前記各ノードは、データを表す第１の信号（データ信号）と状態を表す第２の信号（状態信号）を前記第１のバス線と前記第２のバス線へ送り、およびそれらのバス線から受けるためのトランシーバ手段と、前記第１と第２のバス線をアクセスするために前記ノードの優先順位（優先順位番号）を表す信号を格納する優先順位記憶装置と、ａ前記ノードが前記データ信号を送信する用意ができている時に前記優先順位番号を前記第１の線に送り、ｂ前記ノードが前記状態信号を送信する用意ができている時に前記優先順位番号を前記第２の線に送り、ｃ前記ノードからの前記第１と第２の線から優先順位番号を受け、それらの優先順位番号をノードの優先順位番号と比較し、ｄ前記ノードが最高の優先順位を有し、それの優先順位番号を前記第１または第２の線に送つた時に、前記ノードに前記データ信号または前記状態信号を送らせ、ｅ前記ノードがデータ信号を送つた時に前記優先順位番号を下げ、かつノードが状態信号を送つた時に前記優先順位番号を不変のままにすることにより前記優先順位番号を更新するために、前記第１および第２の線と、前記トランシーバ手段と、前記記憶装置とに結合される仲裁手段とを備え、それにより前記ノードによる前記第１および第２の線に対する別々の公平なアクセスが維持される複数のノードを相互に接続するためのバス装置。
５．請求の範囲第４項記載のバス装置であつて、各ノードが先に受けたデータ信号に応答して状態信号を送るまで、各ノードは前記データ信号を前記第１と第２の線へ送る用意を遅らせるバス装置。
６．請求の範囲第５項記載のバス装置であつて、前記各ノードは独自の優先順位番号を有し、その優先順位番号はそれの優先順位記憶装置に格納されるバス装置。
７．請求の範囲第４項記載のバス装置であつて、少くとも１つの前記ノードを入出力バスに結合するアダブタ回路を含み、この入出力バスは、バツフア・メモリと、このバツフア・メモリを前記入出力バスの前記バス線に選択的に結合する選択手段と、前記バツフア・メモリの状態を表す信号を格納するバツフア状態メモリと、このバツフア状態メモリの内容を調べて、前記入出力バスからのデータと、前記バス線からのデータを受けることができる前記バツフア・メモリ内の少くとも場所を識別する探索手段と、この探索手段と前記バツフア・メモリに結合され、前記探索手段により識別された前記バツフア・メモリ内の場所をアドレツシングするアドレツシング手段とを備えるバス装置。
８．請求の範囲第４項記載のバス装置であつて、少くとも１つの前記ノードと前記バス線の間で結合するインターフエイス回路を含み、前記１つのノードと前記バス線の間で転送されるデータを一時的に格納するバツフア・メモリを備え、このバツフア・メモリは複数の部分を含み、各部分はある１つの前記ノードからのデータを受けることに専用され、かつデータをある１つの前記ノードへ送信することに専用されるバス装置。
９．複数のノードを相互に接続するためのバス装置において、複数のノードに共通の複数の線と、前記線からのデータ信号を受けるため、および確認応答信号を前記線へ送つて前記データ信号の受信を確認応答するために、前記線に結合される、前記各ノード内の送受信手段と、前記各ノードに独自の優先順位番号を格納するために前記送受信手段と線に結合される、前記各ノード内の優先順位記憶装置と、前記記憶装置および線に結合され、前記優先順位番号を比較する、前記各ノード内の比較手段と、ａ）前記ノードが前記優先順位番号のうちの最高の１つの優先順位番号を有する時に、前記ノードが前記データと確認応答信号を送り、ｂ）データ信号を送信した１つの前記ノードの前記優先順位番号を受け、ｃ）確認応答信号を送つた１つの前記ノードの前記優先順位番号を不変のままにするために、前記送受信手段と、優先順位記憶装置と、前記比較手段とに結合される、前記各ノード内の制御器とを備え、前記第１の線に対する前記ノードによる別々の公平なアクセスが維持される複数のノードを相互に接続するためのバス装置。
１０．請求の範囲第９項記載のバス装置であつて、前記各ノードは、前記データ信号を受けた後で、信号を送る前に、前記確認応答信号を送るバス装置。
１１．複数のノードに結合される複数のバス線と、前記各ノードのために独自の優先順位番号を維持するため、および、前記複数のバス線を通じて送信する時に、その優先順位番号を基にして前記ノードの優先順位を決定するために、前記各ノードにそれぞれ結合される複数の仲裁手段と、前記ノードの少くとも１つを入出力バスに結合するアダブタ回路とを備え、このアダブタ回路は、バツフア・メモリと、このバツフア・メモリを前記入出力バスの前記バス線に選択的に結合する選択手段と、前記バツフア・メモリの状態を表す信号を格納するバツフア状態メモリと、このバツフア状態メモリの内容を調べて、前記入出力バスからのデータと、前記バス線からのデータを受けることができる前記バツフア・メモリ内の少くとも場所を識別し、かつデータを前記入出力バスへ送る用意ができている前記バツフア手段内の場所を識別する探索手段と、この探索手段と前記バツフア・メモリに結合され、前記探索手段により識別された前記バツフア・メモリ内の場所をアドレツシングするアドレツシング手段とを備え、前記バス線と前記入出力バスの間で、前記バツフア・メモリを通じてデータを効率的に転送できる複数のノードを相互に接続するためのバス装置。
１２．請求の範囲第１１項記載のバス装置であつて、前記探索手段は、複数のレジスタとカウンタを含み、そのレジスタは、前記ＲＡＭの内容と、そのＲＡＭを調べる条件の間で一致が生じた時に、前記カウンタのカウントを格納するバス装置。
１３．請求の範囲第１２項記載のバス装置であつて、それぞれ状態マシンに使用される４つの前記レジスタが用いられるバス装置。
１４．請求の範囲第１１項記載のバス装置であつて、前記バス装置を通じる送信はバス・サイクル中に行われ、そのバス・サイクルの第１の半分が前記バツフア・メモリと前記入出力バスの間の通信に用いられ、前記バス・サイクルの第２の半分が前記バス線と前記バツフア・メモリの間の通信に用いられるバス装置。
１５．請求の範囲第１１項記載のバス装置であつて、前記アダブタ回路は、前記バツフア・メモリと通信するバツフア・バスを含み、そのバツフア・バスは前記入出力バスと前記バス線の間のデータ流のための共通経路を成すバス装置。
１６．請求の範囲第１５項記載のバス装置であつて、前記バツフア・バスは少い数のデータ線と前記入出力バスを有し、マルチブレクシング／デマルチブレクシング手段が、前記入出力バスに結合するために前記バツフアのフイールドを選択するために用いられるバス装置。
１７．請求の範囲第１１項記載のバス装置であつて、前記探索手段は、少くともいくつかの前記ノードからデータを受けるため、および少くともいくつかの前記ノードへデータを送るために、前記バツフア・メモリ内の場所のダイナミツクな割当を行うバス装置。
１８．請求の範囲第１７項記載のバス装置であつて、前記バツフア・メモリは複数の部分に分けられ、それらの各部分はダイナミツクに割当てられ、前記バツフア・メモリは、複数の副部分に分けられる第１の部分を含み、各副部分は前記部分の１つに関連させられるバス装置。
１９．請求の範囲第１８項記載のバス装置であつて、前記バツフア・メモリの前記副部分はヘツダ・バケツトおよび状態バケツトを格納するために用いられるバス装置。
２０．請求の範囲第１９項記載のバス装置であつて、前記バス線からの前記状態バケツトを識別して、前記バス線からのアドレス信号を前記アドレツシング手段へ直接結合させるプロトコル手段を含み、それにより、前記状態バケツトは前記バツフア・メモリの前記副部分のうちの所定の１つにロードされるバス装置。
２１．請求の範囲第１１項記載のバス装置であつて、前記仲裁手段は、前記バス線に対するそのノードの現在のアクセス優先順位を表す優先順位番号を格納する記憶装置と、前記記憶装置と前記バス線に結合され、前記ノードがデータを送る用意ができた時に、前記現在のノードの優先順位を前記バス線へ送る送信手段と、他の前記ノードの前記優先順位番号を受け、前記他の優先順位番号をそれ自身の優先順位番号と比較し、この比較を基にして前記データの送信を可能にする受信手段と、他のノードの記憶装置に格納されているノードの現在の優先順位とは異なるノードの現在の優先順位を前記各ノード内に維持し、前記ノードの現在の優先順位を更新する更新手段とを備えるバス装置。
２２．複数のノードに結合される複数のバス線と、前記各ノードのために独自の優先順位番号を維持するため、および、前記バス線を通じて送信するために、その優先順位番号を基にして前記ノードの優先順位を決定するために、前記各ノードにそれぞれ結合される複数の仲裁手段と、少くとも１つの前記ノードと前記バス線間で結合するためのインターフエイス回路とを備え、このインターフエイス回路は、前記１つのノードと前記バス線の間で転送されるデータを一時的に格納するためのバツフア・メモリを備え、このバツフア・メモリは、ある１つの前記ノードからのデータを受けるために専用にされ、かつある１つの前記ノードへデータを送ることに専用される複数のノードを相互に接続するためのバス装置。
２３．請求の範囲第２２項記載のバス装置であつて、前記バス装置はバス・サイクル中に動作し、そのバス・サイクルの第１の半分が前記バツフア・メモリと前記バス線の間の通信に用いられ、前記バス・サイクルの第２の半分が前記ノードと前記バツフア・メモリの間の通信に用いられるバス装置。
２４．請求の範囲第２２項記載のバス装置であつて、前記仲裁手段は、前記バス線に対するそのノードの現在のアクセス優先順位を表す優先順位番号を格納する記憶装置と、前記記憶装置と前記バス線に結合され、前記ノードがデータを送る用意ができた時に、前記現在のノードの優先順位を前記バス線へ送る送信手段と、他の前記ノードの前記優先順位番号を受け、前記他の優先順位番号をそれ自身の優先順位番号と比較し、この比較を基にして前記データの送信を可能にする受信手段と、他のノードの記憶装置に格納されているノードの現在の優先順位とは異なるノードの現在の優先順位を前記各ノード内に維持し、前記ノードの現在の優先順位を更新する更新手段とを備えるバス装置。