JPH02500779A - 表示システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 電算機と使用するための表示処理器 この発明は、電算機の（コンピュータ）と共に使用するに適した改良された表示 処理器（ディスプレイ・プロセッサ）に関するもので、この処理器は画像メモリ から得られるピクセル（画素）データを画像ピクセルの原色成分の振幅を表わす 線形コニドに変換するものである。

画像を表わす原色成分はたとえば赤、緑および青より成る加法混色型の原色成分 である。或いはこの原色成分は、輝度（ルミナンス）のみの１つの原色とクロミ ナンスのみの２つの原色で、適当にカラー・マトリクスすることによって加法混 色型の原色に変換できるものであってもよい。この発明は、輝度のみの原色とい う様な唯一つの原色成分で動作する表示処理器にさえも応用することがてきる。

成る種の電算機ては、画像はビット・マツプ編成に従って画像メモリ中に記憶さ れる。各画素すなわちビクセルは画像メモリ中のそれぞれの記憶位置に記憶され る。

各表示フィールド期間中に、通常テスク走査型陰極線管すなわち受像管を使用し ている電算機表示モニタの走査線のトラッキングと同期して、この画像メモリの 記憶位置が順次アドレスされる。小型の電算機にあっては、この画像メモリは電 算機の主メモリ（一般にダイナミック・メモリである）中に含まれていることか 多い０表示処理器はこの主メモリの出力ポートから表示情報を受入れる。最近に なって、いわゆるビデオ・ランダム・アクセス・メモリ（ＶＲＡＭ）か市場で入 手できるようになった。ＶＲＡＭはランダム・アクセス入力／出力ボートと直列 出力ポートとを持フた２重ボート式メモリである。

この直列出力ポートは主メモリ中のシフトレジスタの終端部にあり、このシフト レジスタの連続した段は、線帰線（ラインリトレース）期澗に先行する帰線（リ トレース）期間中、連続する画像ピクセルより成る走査線の内容を並列に側方か ら入力（サイト・ロード）される、この側方からの入力に用する時間仲ランダム ・アクセス・ボートからの読出し時間と実質的に同一であるが、１行中の全位置 が並列に読出される０次に、各線走査期間中に上記直列出力ポートを通してシフ トレジスタの記憶内容を直列的に読出して、表示処理器にピクセル・データを供 給する。このシフトレジスタは、そのメモリか過大な電力を消費することなく、 ビデオ周波数てビクセル・データを供給するために高いシフト速度で動作てきる 。

電力消費量を制御しつつ充分に高いシフト速度を得るために、そのシフトレジス タを多相シフト・クロックを用いてバンク動作をするように構成することがてき る。この２重ボート式メモリ中の連続した位置は、ランダム・アクセス・ボート を介してその記憶位置について書込みおよび読出しを行なうように動作するメモ リの正常デユーティ・サイクルよりも遥かに高い速度で、この２重ボート式メモ リの直列出力ポートを介して行から行へと順次読出すことかできる。

主メモリの他のボートはランダム・アクセス入力／出力ボートである。このラン ダム・アクセス・ボートはこのメモリ中にデータを書込みまたこのメモリからデ ータを読出すために利用できる。このランダム・アクセス・ボートを使えば、電 算機の主メモリのうち画像メモリとして割当てられた部分に画像データを書込み またその部分から画像データを消去することがてきる。また、このランダム・ア クセス・ボートは、表示を行うこと以外の他の計算機動作のための主メモリに対 するアクセス用として通常の形て使用される。このランダム・アクセス・ボート に対する書込みおよび読出しのサイクル・タイムは、現在市販されている２重ボ ート式メモリでは、ビクセル走査周波数の１サイクルよりも遥かに長い。

画像メモリ中に記憶されているビクセル内容のそれぞれは、たとえば原色成分の 線形符号化形態のもの（以下、線形符号という）とすることかてきるが、通常こ れは長い符号を含んている。この画像メモリはカラー・マツプ・メモリ用の読出 しアドレスとして使用されるポインタであるピクセル内容を記憶する。短い読出 しアドレス・コードは原色成分のそれぞれの複数ビット線形符号をアクセスして どの色もＩＩ＆密に指定することかてきる。

原色成分のうちの一つは輝度のみの成分として選択することかできる。輝度のみ の成分の債を記憶しているマツプ・メモリは、時として輝度マツプ・メモリと呼 ばれ、また他の２つの原色成分の値を記憶しているマツプ・メモリだけかカラー ・マツプ・メモリと呼ばれる。この明細書中ては、カラー・マツプ・メモリとい う語を一般に角形式のマツプ・メモリを対象として使用することにする。

カラー・マツプ・メモリは、表示期間中は読出し専用メモリとして普通は動作さ °せられる。しかし、これまでにこのカラー・マツプ・メモリの内容を変えて特 定の表示目的に一層緊密に適合するようにすることが便利であることが判った。

すなわち、このカラー・マツプ・メモリは表示期間中通常は読出し専用メモリと して作動するランダム・アクセス・メモリである。これらのカラー・マツプ・メ モリは、従来、電算機の主メモリのランダム・アクセス・ボートから得られるデ ータを使りて再書込みされるものてあった。この形式てはカラー・マツプ・メモ リに対する再書込み速度か相当に制限される。多数のエントリを有するカラー・ マツプ・メモリの完全な再書込みは、表示器のフィールド・リトレース期間中に のみ行なうのか便利で従来はその様に行なわれている。エントリの少ないカラー ・マツプ・メモリの再書込みが行なわれたが１通常このフィールド・リトレース 期間はカラー・マツプ・メモリに実質的に再書込みするには短か過ぎる。

この発明の発明者は、その代りに、電算機の主メモリとして或いは画像メモリと して使用されるビデオ・ランダム・アクセス・メモリの直列出力ポートからカラ ー・マツプ・メモリの再書込みを行なうことを提案している。このカラー・マツ プ・メモリはビデオ・ランダム・アクセス・メモリよりも小さなランダム・アク セス・メモリで、そのランダム・アクセス入力／出力ボートにおける動作サイク ルの期間を、それらメモリがビデオ・ランダム・アクセス・メモリの直列出力ポ ートからビクセル走査速度でピクセル・データを受取り得るように充分に短くす ることができる。従ってこのカラー・マツプ・メモリは、表示器の線帰線期間中 に、それらの全体をまたはそれら全体の大部分を再書込みすることかできる。

この能力によって新しい表示器動作モードが得られる。

く図面の簡単な説明〉 第１図はこの発明か使用される電算機のブロック図である。

第２図は第１図に示す電算機における表示処理器の詳細なブロック図でカラー・ マツプ−メモリとその選択的読出し書込み回路を示す図である。

第３図は第２図の表示処理器に適用できる変形のブロック図である。

〈実施例の説明〉 第１図に示された電算機において、２重ボート式ダイナミック・ビデオ・ランダ ム・アクセス・メモリ（ＶＲＡＭ）１０はこの電算機の主メモリとして働くもの である。ＶＲＡＭｌ０のランダム・アクセス入力／出力ボートに対するアクセス は、図面（ドローイング）処理器１１内の回路によって制御される。図面処理器 １１は、マイクロ命令をマイクロコードて記憶する内部ランダム・アクセス・メ モリ、マイクロコード・アドレス・シーケンサおよびマイクロコード復号器を具 えている０図面処理器は総合的にデータバスとして周知の機能ブロックの集合体 を持っている。このデータバスは汎用処理器におけると同様な演算３よび記憶ユ ニットを含んている。それらの機能ブロックは、ＶＲＡＭｌ０の画像メモリ部に 記憶されるビット・マツプを作るに必要な数学的かつ論理的な動作を行なう、こ のデータバスにはピクセル用の２次元酌交間補間器を含ませることもできる０図 面処理器１１は、ＶＲＡＭｌ０の画像部分と非画像部との間の区画を決定するも のて、この区間作用はプログラム可鋤なものとすることができる。

図面処理器１１は電算機の主システム・バス１２からビデオデータを受入れて、 バス１３を通してＶＲＡＭｌ０に書込みのために供給することかできる０図面処 理器１１は、この書込みの過程中にＶ　ＲＡ　Ｍ　１０に書込みアドレスとして アドレス・バス１４を介して供給されるアドレスを発生する。汎用処理器１５は たとえば市販のマイクロ・プロセッサのようなもので、主システム・バス１２に 対する通路を有し、徒って図面処理器１１を通してＶＲＡＭｌ０に書込みを行な うことかできる。更に詳しく言えば、この処理器１５は、ＶＲＡＭｌ０のうち画 像記憶以外の情報記憶のために図面処理器１１によって区画された部分へ、書込 むことができる０図面処理器１１は、また、ＶＲＡＭｌ０からデータを読出すた めに処理器１５をＶＲＡＭｌ０のランダム・アクセス・ボートにアクセスできる ようにする。

表示処理器１６は、Ｖ　ＲＡ　Ｍ　１０の直列出力ポートからバス１７を介して データを受入れて、カラー受像管として図示されている表示モニタ映像管１８に 供給すべきアナログ駆動信号を表わすデジタル信号を発生する。これらのデジタ ル信号はデジタル−アナログ変換器（ＤＡＣ）回路１９によってそれぞれ連続的 なアナログ信号に変換される。これらのアナログ信号がもし赤、緑および青の加 法混色型原色成分を表わしていないときは、通常はカラー・マトリクス回路２０ を使用してそれを加法混色型の原色成分に変換する。ビデオ増幅器２１．２２． ２３はこれら加法混色型の原色成分信号を増幅し、その増幅された信号を駆動信 号として受像管１８に供給する。もしデジタル−アナログ変換器回路１９からの アナログ信号が必ず赤、緑および赤の加法混色型原色成分を表わすものてあれば 、これらの信号はビデオ増幅器２１．２２．２３の入力に直接供給することか可 能で、カラー・マトリクス回路２０は不要になる。

表示処理器１６は水平同期（Ｈ５ＹＮＣ）パルスと垂直同期（Ｖ　５ＹＮＣ）パ ルスを発生するための同期信号発生回路を内蔵している。これら両パルスのタイ ミングはマスク・クロック発生器の発振波を計数することにより決定される。こ のＨ５ＹＮＣとＶ　５ＹＮＣ同期パルスは偏向発生器２４に供給される。偏向発 生器２４は、第１図に水平偏向コイル２５と垂直偏向コイル２６より成るものと して図示した受像管１８の偏向装置に供給する偏向信号を発生する。

ビクセル走査周波数の倍数周波数で発振するマスク・クロック発生器の出力発振 波を計数することによって、ピクセル走査周波数のパルス列も生成され、表示処 理器１６からＶＲＡＭｌ０へ供給される。このパルス列は、バス１７を介して表 示処理器１６へ転送すべきビクセル・データをＶ　ＲＡ　Ｍ　１０の直列出力ポ ートへ供給するシフトレジスタを、順方向にクロック制御して進める。

マスク・クロック発生器の出力発振波の計数操作によって１表示処理器１６から 複数ビット・バス２８を介して図面処理器１１に伝達される最新の要求が生成さ れる０図面処理器１１は、最新の要求を受信したときに連続的な画像メモリ行の アドレスを順次ステップするシーケンサを持つている。各最新要求が受信された ときに、その行アドレスが図面処理器１１からアドレス・ハス１４を介してＶＲ ＡＭｌ０へ供給され、また、図面処理器１１は接続２９を介してＶＲＡＭｌ０に 指令を発してシフト・レジスタの連続する段に対して並列に入力を与える（負荷 を与える）、シフト・レジスタは続いてそのデータを順番にＶＲＡＭｌ０の直列 出力ポートに供給する０表示処理器１６のカウント・ダウン回路は、またバス２ ８を介して命令を発して、表示の各フレーム後に図面処理器ｌｌ中の行アドレス ・シーケンサをリセットする。

表示処理器１１は、データかビクセル毎にてはなく増分の形て伝送されると仮定 して、ＶＲＡＭｌ０の直列出力ポートからバス１７を介して処理器１６に送られ て来るデータを連続的な複数ビクセルに分割するためのビクセル解号（ビクセル ・アンラッピング）回路を含んでいる。このビクセル解号回路は、ＶＲＡＭｌ０ の直列出力ポートから２つの（または１つと１部分との）連続読出し出力の形の ビット用の並列記憶装置を持っている。ピクセル解号回路は、シーケンサの制御 を受けてピクセル走査周波数でビクセルを選択するためのマルチプレクサを含ん でいる。

以上説明した範囲のものの動作はＶＲＡＭｌ０の画像メモリ部分に記憶されてい る表示情報をカラー受像管１８のスクリン上に書くことである。第２図は、カラ ー・マツプ・メモリ３１．３２．３３かどの様に表示処理器１６内に使用されて いるかおよびこの発明ではＶＲＡＭｌ０直列出力ボートからどの様にしてカラー ・マツプ・メモリに再書込みされるかを理解する上て都合の良い図である。

第２図において、ＶＲＡＭｌ０の直列出力がビクセルごとに供給されないと仮定 して、ＶＲＡＭｌ０の直列出力ポートから読出されてバス１７を通って表示処理 器１５に送られる連続したデータは、ビクセル解号器３４に供給される。ピクセ ル解号器３４から（または、ＶＲＡＭｌ０の直列出力がビクセルごとのベースで 常時供給されるためにピクセル解号器３４を必要としない場合にはバス１７から ）供給される連続したビクセル内容すなわちビクセル・コードは、順次ビクセル 入力ラッチ３５中に入力（各ビクセル走査サイクルに１個）される。

カラー・マツプ読出し／書込み制御回路３６はカラー・マツプ・メモリ３１．３ ２．３３からの読出しおよびそこへの書込みを制御する。表示処理器１６内の表 示同期信号発生器４０は、カラー・マツプ・メモリ３１．３２．３３からの読出 し出力を使って表示器か現在書込まれつつあるか否かを決定するに必要なタイミ ング情報を、制御回路３６に供給する９表示器がその時書込み中でなければ、カ ラー・マツプ読出し／書込み制御回路３６はＶＲＡＭｌ０が入力ピクセル・ラッ チ３５に供給しておいたカラー・マツプ書込み命令を受入れるような状態にされ る。

最初に、表示器にカラー・マツプ・メモリ３１．３２．３３の読出し出力から書 込みが行なわれているときの、動作条件を検討することにする。いま表示器に対 して書込み中であることを表わすタイミング情報か表示同期信号発生器４０から 出ていることに応動して、カラー・マツプ読取り／書込み制御回路３６はカラー ・マツプ・メモリ３１゜３２．３３と、アドレス・マルチプレクサ４１．４２． ４３と、入力／出力マルチプレクサ４４．４５．４６とに対する接続３７上に第 １電圧状態（たとえば、ｌ）を出力する。この第１電圧はカラー・マツプ・メモ リ３１．３２．３３を読出し状態にする。入力／出力マルチプレクサ４４．４５ ．４６は、各原色成分出力端子に対して第１、第２および第３の色成分出力な各 読出し出力としてデジタル形式て供給するように、カラー・マツプ・メモリ３１ ．３２．３３の各入力／出力バス４７．４８．４９を接続する状態にされる。ア ドレス・マルチプレクサ４１．４２．４３は、カラー・マツプ・メモリ３１、３ ２．３３の書込み期間に使用されるアドレス走査発生器３９の出力に対してでは なく様式作成器（フォーマツダ）３８の各出力に対して、カラー・マツプ・メモ リ３１゜３２．３３のアドレス入力を接続する状態にされる。

カラー受像管１８のスクリン上に画像を表示するためのカラー・マツプ・メモリ ３１．３２．３３の読出し期間中は、様式作成器３８はカラー・マツプ・メモリ ３１．３２．３３にアドレスを供給し、これらのメモリは第１、第２および第３ の原色成分をそれぞれ表わしているビクセル・コートの部分を復号する。様式作 成器３８は、アドレス・マルチプレクサ４１かカラー・マツプ・メモリ３１に読 出しアドレスとして印加するために、ビクセル入力ラッチ３５から供給されるビ クセル・コードの第１の部分を選択する。様式作成器３８は、ビクセル入力ラッ チ３５から供給されたビクセル・コートの第２の部分を選択して、アドレス・マ ルチプレクサ４２が読出しアドレスとしてカラー・メモリ３２に供給できるよう にする。様式作成器３８は、また、ビクセル入力ラッチ３５から供給されたビク セル・コードの第３の部分を選択して、アドレス・マルチプレクサ４３かカラー ・マツプ・メモリ３３に対して読出しアドレスとして供給するようにする０発明 者ライアン（Ｌ　Ｄ、　Ｒｙａｎ）氏他によるアール・シー・ニー・コーポレー シミンの１９８６年６月１８日付英国特許出願第８６１４８７６号「カラービク セルの内容を可変長コードで受入れる表示処理器」には、様式作成器３８の有用 な実施例が詳細に説明されている。この様な場合に、様式作成器３８を、ビクセ ル入力ラッチ３５中の同じビットをカラー・マツプ・メモリ３１．３２．３３の すべてに対する読出しアドレスとして選択するように、プログラムすることがで きる。この方法は、カラー・マツプ・メモリをその読出し期間中従来の方法と同 様なやり方で動作させる。或いはまた、様式作成器３８はピクセル入力ラッチ３ ５からの別々のビット群を各カラー・マツプ・メモリに対するそれぞれの読出し アドレスとして選択することもできる。更に、様式作成器３８は、カラー・マツ プ・メモリ３１．３２および３３のうちの２個のものに対して同様な読出しアド レスを選択し、残りのカラー・マツプ・メモリに対しては別の読出しアドレスを 選択する形式とすることもできる。

カラー・マツプ読出し／書込み制御回路３６が、線走査期間の終了を表わす信号 を表示同期信号発生器４０から受取ると、続いて制御回路３６はＶ　ＲＡ　Ｍ　 １０からその直列出力ボートを介して命令を受けるような状態にされる。これら の命令は図面処理器１１を使って予めＶＲＡＭｌ０に書込まれていたものである 。この命令は、ピクセル入力ラッチ３５からこの制御回路３６へ受入れられるよ うに図示されているか、他の経路を介してバス１７から取出すこともできる。こ れらの命令は、カラー・マツプ・メモリ３１゜３２．３３かその内容を書換え（ 再書込み）するかどうかを指定する。この命令を処理するための成る時間後もし カラー・マツプ・メモリの書換えが支持されたら、読出しとえば、０）を出力す る。この第２の電圧はカラー・マツプ・メモリ３１．３２．３３を書込み状態に する。

この第２の電圧レベルは、アドレス・マルチプレクサ４１、４２．４３かアドレ ス走査発生器３９からの出力を書込みアドレスとしてカラー・マツプ・メモリ３ １．３２．３３のアドレス入力に供給するようにする。アドレス走査発生器３９ は、カラー・マツプ・メモリ３１．３２．３３に再書込みされるべきその様なア ドレスを走査する。この発生器３９はたとえばカラー・マツプ・メモリ３１．３ ２．３３中の連続するアドレスを走査する計数器で筒単に構成できる。制御回路 ３６に供給される命令はその計数器が計数すべき範囲に関する情報を持っている 。計数動作は、カラー・マツプ・メモリ３１．３２．３３に再書込みすべき情報 がピクセル入力ラッチ３５をクロック制御されて通過する速度に対応する成るア ドレス走査速度で行なわれる。

接続３７上に現われた第２の電圧レベルによって、入力／出力マルチプレクサ４ ４．４５．４６は様式作成器３８の各出力端子を対応するカラー・マツプ・メモ リ３１．３２．３３の入力／出力端子に結合し、従ってカラー・マツプ・メモリ ３１．３２．３３にその各入力／出力バス４７．４８．４９を介して様式作成器 ３８の出力のそれぞれ１つを書込むようにする。命令が受入れられた後にピクセ ル入力ラッチはカラー・マツプ・メモリ３１．３２．３３に対する書込み入力を 並列的に受取る。様式作成器３８はカラー・マツプ・メモリ３１．３２．３３に 対する各書込み入力をその各人力／出力マルチプレクサ４４．４５．４６に供給 する。

普通の表示モニタでは、線帰線期間は通常は線走査期間の５分の１かそれよりも 僅かに長い、カラー・マツプ・メモリ３１．３２．３３は表示走査線中のピクセ ル数と同じぐらい多数のアドレス可詣記憶位置を有し、また書込み中のアドレス 走査発生器３９のアドレス走査速度はビクセル走査速度と同一であると仮定する 。そうすると、カラー・マツプ・メモリの記憶内容の５分の１まで線帰線期間中 に再書込みすることができる。線期間数個分（フィールド−フィールドの飛越し 走査線方式を使用する場合には更に線期間の２分の１が付加される）より成る上 記よりも長いフィールド走査期間には、発生器３９のアドレス走査速度がビクセ ル走査速度に等しいとすれば、カラー・マツプ・メモリ３１．３２．３３の内容 全部は線走査期間に等しい時間で再書込みすることができる。

実際には、カラー・マツプ・メモリ中のアドレス可能な記憶位置の数を減らして 、発生器３９のアドレス走査速度かビクセル走査速度に等しいとしても１表示線 帰線期間内にカラー・マツプ・メモリ３１．３２．３３か完全に再書込みできる ようにシステム設計を考えねばならぬことが多い。たとえば、表示処理器１６は 他の手段で表示器のスクリンに供給された背景画像に代るべき合成（モンタージ ュ）画像を発生するために単独て使用されることがある。もしもこの合成画像の 幅が全体としてどの表示線走査期間の５分の１よりも広くないとすれば、カラー ・マツプ・メモリ３１．３２．３３には１表示帰線期間内に完全に再書込みする ことかてきる。１走査線中にまたは対をなす隣接走査線中に、カラー・マツプに 記憶されている画像変数の値が同一である幾つかのピクセルが存在する場合には 、線帰線期間中に再書込みを要するカラー・マツプ・メモリ３１．３２．３３の 何れか一つのアドレス可能な記憶位置の数は減らすことができる。多くの画像は 、特にその隣接するビクセル間には可成りの相関性がある。この様な関係は電算 機で発生させた図形の場合に特に認められるかカメラで発生した画像の場合であ っても可成りの程度認められる。

これまで説明して来た第２図の表示処理器１５の変形例として、なおこの発明を 実施した形態のものは多数考えることができる。接続３７は、３木の個別の制Ｗ 線、すなわちメモリ３１と１対のマルチプレクサ４１および４２とに対する第１ 制御線、メモリ３１と１対のマルチプレクサ４２および４５に対する第２制御線 、およびメモリ３３と１対のマルチプレクサ４３と４６とに対する第３制御線で 置換することもできる、この様に置換するとカラー・マツプ・メモリ３１．３２ ．３３のそれぞれについてその読出しと書込みとを別々に制御することか可能に なる。これと同じ動作は、コード化された形で読出し／書込み命令を伝送するた めの２ビット広幅バスで接続３７を置換し、かつカラー・マツプ・メモリ３１− ３３とマルチプレクサ４１−４６に適当な命令復号器を使用することによって１ 行なうことがてきる。カラー・マツプ・メモリ３１．３２．３３にも、その書込 み期間中、別々のアドレス走査発生器を設けることができる。

第２図の表示処理器１６内には多数の制御信号用レジスタか含まれることもある 。たとえは、様式作成器３８かプログラム可能（前述したライアン氏他の様式作 成器におけるように）なものである場合には、ピクセル入力ラッチ３５中のどの ビットをその出力のそれぞれに対して選択すべきかに関する命令を記憶するため にレジスタが必要である。またカラー・マツプ・メモリ３１．３２．３３に供給 されるアドレスの多重化（マルチプレクサ）に関する命令の記憶用としてもレジ スタか必要である。これらのレジスタには、フィールド帰線期間中カラー・マツ プ・メモリ３１．３２．３３かハス１７から負荷されていない時に１通常はハス １７から負荷か与えられる。また、線帰線期間中カラー・マツプ・メモリ３１． ３２．３３が再負荷（リロード）されていないときにこれらのレジスタを再負荷 するようにすることもできる。

動作の融通性か低下するにもかかわらず、この発明を使用しかつ上記表示処理器 １６よりも簡単な表示処理器か要望されることもある。ライアン氏他は、１対の カラー・マツプ・メモリかアドレスを共通に受入れかつ第１と第２のクロミナン スのみの原色成分、たとえばＩとＱまたは（Ｒ−Ｙ）とＣＢ−Ｙ）、の値を記憶 するような表示処理器を提案している。”この様な構成では輝度のみの原色成分 カラー・マツプ・メモリが使用されるが、或いは各ビクセルの輝度のみのカラー 成分を線形コート化して第３のカラー・マツプ・メモリを使用しないようにする ことて上記の原色成分カラー・マツプを省略することかできる。

第３図は、第２図の表示処理器１６に施すことのできる変形で、表示帰線期間中 にカラー・マツプ・メモリ３１．３２．３３にデータを書込むに先立つ命令の使 用を不必要にした形を示している。こうすると線帰線期間中にカラー・マツプ・ メモリ３１．３２．３３に再書込みに利用てきる時間が長くなる。ランダム・ア クセス・メモリ５ｏか、カラー・マツプ読出し／書込み制御回路３６′か各走査 線を実行する命令を記憶するために、設けられている。ＲＡＭ５０は、命令ＲＡ Ｍアドレス・マルチプレクサ５１から供給される走査線番号によってアドレスさ れる。ＲＡＭ５０に対する負荷制御回路５２は線走査番号源の選択を制御する０ 表示器の走査期間中にＲＡ　Ｍ　５０から命令か読出されると、線計数器５３が その走査線番号を供給する。ＲＡＭ５０の書込み期間に、これらの走査線番号か アドレス走査発生器３９から供給される。

ＲＡ　Ｍ　５０はフィールド帰線期間のうち指定された時間の間に書込まれる。

この指定時間は表示同期信号発生器４０からカラー・マツプ読出し／書込み制御 回路３６′への書込み指令によって告知される０回路３６′はこの書込み指令を 命令ＲＡ　Ｍ　５０の負荷制御回路５２に伝達して、アドレス走査発生器３９か ＲＡ　Ｍ　５０に書込みアドレスを供給するようにする。負荷制御回路５２はこ の書込み指令に応答して、入力／出力マルチプレクサ５４がピクセル入力ラッチ ３５からのデータを命令ＲＡ　Ｍ　５０のデータ入力／出力端子に結合してＲＡ 　Ｍ　５０がこれを書込み入力として受入れるようにし、またアドレス・マルチ プレクサ５１かアドレス走査発生器３９の出力端子を命令ＲＡ　Ｍ　５０のアド レス端子に結合してＲＡ　Ｍ　５０が発生器３９から供給された走査線番号を書 込みアドレスとして選択するようにする。負荷制御回路５２は書込み信号をＲＡ 　Ｍ　５０に供給する。

ＲＡ　Ｍ　５０の書込み指定時間か終了すると、負荷制御回路はＲＡ　Ｍ　５０ に読出し信号を供給して、マルチプレクサ５１が線計数器５３の出力端子を命令 ＲＡ　Ｍ　５０のアドレス端子に供給してＲＡ　Ｍ　５０が線計数器５３から供 給された走査線番号を読出しアドレスとして選択するようにし、また入力／出力 マルチプレクサ５４が命令ＲＡ　Ｍ　５０のデータ入力／出力端子をカラー・マ ツプ読出し／書込み制御回路３６′の入力端子に結合して回路３６′かＲＡ　Ｍ 　５０からの読出し出力をカラー・マツプ読出し／書込み制御回路３６′に供給 するようにする。

５傍、ｌ Ｆ′グ、２ Ｆｉｇ、３ 国際調査報告

Claims (4)

【特許請求の範囲】
1. （１）ランダム・アクセス入力／出力ポートと直列出力ポートとを有するランダ ム・アクセス・メモリと、上記ランダム・アクセス・メモリの直列出力ポートか ら供給されるデータに応動して表示を表わすデジタル出力信号を発生する表示処 理器と、上記ランダム・アクセス・メモリの直列出力ポートから上記表示処理器 に供給されたデータのうち少なくともアドレス用として供給される選ばれた部分 に応動して上記デジタル出力信号の各々を読出すために上記表示処理器中に含ま れた少なくとも第１のカラー・マップ・メモリとを具備して成り、改良として更 に、 上記カラー・マップ・メモリの書込み期間中それにアドレスを供給する代替手段 と、上記ランダム・アクセス・メモリの直列出力ポートから供給されるデータの うち少なくとも選ばれた部分を上記第１のカラー・マップ・メモリの書込み期間 中にそれに対する書込み入力データとして上記表示処理器に供給する手段とを含 んで成るシステム。
2. （２）上記ランダム・アクセス・メモリの直列ポートから上記データ処理器に供 給されるデータのうち読出し期間に少なくともアドレス用として供給される選ば れた部分に応じて上記デジタル出力信号の個々を読出すために上記表示処理器中 に含まれた第２のカラー・マップ・メモリと、上記第２のカラー・マップ・メモ リの書込み期間中それにアドレスを供給する代替手段と、上記ランダムアクセス ・メモリの直列出力ポートから供給されるデータのうち少なくとも選ばれた部分 を第２のカラー・マップ・メモリの書込み期間中それに対する書込み入力データ として上記表示処理器に供給する手段と、を具備する請求の範囲（１）に記載の 改良されたシステム。
3. （３）上記ランダム・アクセス・メモリの直列ポートから上記データ処理器に供 給されるデータのうち読出し期間に少なくともアドレス用として供給される選ば れた部分に応じて上記デジタル出力信号の個々を読出すために上記表示処理器中 に含まれた第３のカラー・マップ・メモリと、上記第３のカラー・マップ・メモ リの書込み期間中それにアドレスを供給する代替手段と、上記ランダム・アクセ ス・メモリの直列出力ポートから供給されるデータのうち少なくとも選ばれた部 分を第３のカラー・マップ・メモリの書込み期間中それに対する書込み入力デー タとして上記表示処理器に供給する手段と、を具備する請求の範囲（２）に記載 された改良されたシステム。
4. （４）上記第１のカラー・マップ・メモリにアドレスを供給する代替手段、上記 第２のカラー・マップ・メモリにアドレスを供給する代替手段および上記第３の カラー・マップ・メモリにアドレスを供給する手段が、上記第１、第２および第 ３のどのカラー・マップ・メモリの書込み期間中にもシーケンシャル・アドレス を発生する手段と、上記第１のカラー・マップ・メモリの書込み期間中このメモ リに上記シーケンシャル・アドレスを供給する手段と、第２のカラー・マップ・ メモリの書込み期間中このメモリに上記シーケンシャル・アドレスを供給する手 段と、上記第３のカラー・マップ・メモリの書込み期間中このメモリに上記シー ケンシャル・アドレスを供給する手段と、より成る請求の範囲（３）に記載され た改良されたシステム。