JPH024928B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、データ処理系のプログラム診断装置
に関する。特に、ロジツク・アナライザに関す
る。

〔従来技術の説明〕

データ処理系のプログラムのステート解析およ
びタイミング解析を行う診断装置として用いられ
るロジツク・アナライザは、シンクロスコープを
使用した場合に比較して多数のデータを同時に収
集し、解析を行うことができることに特徴があ
る。このようなロジツク・アナライザはまずステ
ート解析のために被検査CPUから出力されるア
ドレス信号、データ信号およびステータス信号を
収集することが必要である。しかし、被検査
CPUが実行中の状態でのデータ量は膨大である
ために、プログラムの特定のポイントにトリガを
かけて観測したい箇所のデータだけを収集する各
種の方法が従来から開発されているが、トリガ動
作に豊富さが欠ける嫌いがあつた。また、タイミ
ング解析を行うための同時観測ポイント数が従来
の装置では十分でないため解析の効率が上がらな
い欠点があつた。

〔発明の目的〕

本発明は、従来装置に比べて、被検査装置の解
析に必要なトリガ動作の種類を豊富に有し、かつ
簡単な回路構成のロジツク・アナライザを提供す
ることを目的とする。

〔発明の特徴〕

本発明は、被検査CPUのデータ線の信号を入
力とする第一の入力回路と、上記被検査CPUの
アドレス線の信号を入力とする第二の入力回路
と、上記被検査CPUのステータス線の信号を入
力とする第三の入力回路と、制御用CPUと、こ
の制御用CPUのアドレスバスに入力が並列に分
岐接続された第一ないし第三のバツフア回路と、
上記制御用CPUのデータバスに各入力が並列に
分岐接続された第四ないし第六のバツフア回路
と、アドレスカウンタと、このアドレスカウンタ
の出力と上記制御用CPUのアドレスバスとのい
ずれかを選択するセレクタと、このセレクタの出
力を入力とする第七のバツフア回路と、上記第一
の入力回路の出力および上記第一のバツフア回路
の出力がアドレス入力側に接続され上記第四のバ
ツフア回路の出力がデータ入出力側に接続された
第一の制御用RAMと、上記第二の入力回路の出
力および上記第二のバツフア回路の出力がアドレ
ス入力側に接続され上記第五のバツフア回路の出
力がデータ入出力側に接続された第二の制御用
RAMと、上記第三の入力回路の出力および上記
第三のバツフア回路の出力がアドレス入力側に接
続され上記第六のバツフア回路の出力がデータ入
出力側に接続された第三の制御用RAMと、上記
第七のバツフア回路の出力がアドレス入力側に並
列に分岐接続され、上記第一のバツフア回路の出
力がデータ入出力側に接続された第一のデータ・
トレース用RAMと、上記第七のバツフア回路の
出力がアドレス入力側に並列に分岐接続され、上
記第二のバツフア回路の出力がデータ入出力側に
接続された第二のデータ・トレース用RAMと、
上記第七のバツフア回路の出力がアドレス入力側
に並列に分岐接続され上記第三のバツフア回路の
出力がデータ入出力側に接続された第三のデー
タ・トレース用RAMと、上記第一ないし第三の
データ・トレース用RAMのデータ出力をそれぞ
れ上記制御用CPUのデータバスに与える第八な
いし第十のバツフア回路と、上記第一ないし第三
の制御用RAMのデータ出力が接続された一致検
出回路とを１個の筐体に備え、検出条件設定のモ
ードでは、上記第一ないし第六のバツフア回路を
有効とし、かつ上記第一ないし第三の入力回路お
よび上記第七ないし第十のバツフア回路を無効に
し、データ・トレースのモードでは、上記第一な
いし第三の入力回路および第七のバツフア回路を
有効とするとともに上記セレクタはアドレスカウ
ンタを選択しかつ上記第一ないし第六のバツフア
回路および上記第八ないし第十のバツフア回路を
無効にし、トレース・データの処理モードでは、
上記セレクタは上記制御用CPUのアドレスバス
を選択するとともに上記第七ないし第十のバツフ
ア回路を有効としかつ上記第一ないし第三の入力
回路および上記第一ないし第六のバツフア回路を
無効にするように制御することにより被検査
CPUのプログラム診断を行うに際し同一時点に
て多数の任意箇所のトリガ点を設定できることを
特徴とする。

〔実施例による説明〕

第１図は本発明実施例装置と関連装置との接続
を示す図である。符号１００に示す本発明のアナ
ライザ・ボツクスは、RS―232Cケーブルにてホ
スト・コンピユータ２００に接続され、また専用
ケーブルにてターゲツト・ボード３０１内の被検
査CPU３００に接続される。図にて符号２０１，
２０２はそれぞれホスト・コンピユータ２００の
デイスクおよびプリンタである。

第２図は本発明実施例装置の構成を示すブロツ
ク構成図である。本装置は、被検査CPU３００
よりデータ信号、アドレス信号およびステータス
信号を取り込む入力回路１１〜１３と、アナライ
ザ・ボツクス１００内に装着されている制御用
CPU３０と、一致検出回路４０と、アドレスカ
ウンタ５０と、セレクタ６０と、第一から第十ま
でのバツフア回路１〜１０と、トレース条件設定
データを記憶する第一から第三までの制御用
RAM２１〜２３と、ターゲツト・ボード３０１
上の被検査CPU３００から採集するデータを記
憶する第一から第三までのデータ・トレース用
RAM２４〜２６とにより構成されている。

次にこれら回路構成の接続について述べる。

制御用CPU３０より引出されるアドレスバス
上の信号は、第一のバツフア回路１、第二のバツ
フア回路２、および第三のバツフア回路３に与え
られる。第一のバツフア回路１の出力側は、第一
の制御用RAM２１のアドレス入力側に接続され
て信号を与える。第二のバツフア回路２の出力側
は第二の制御用RAM２２のアドレス入力側に接
続されて信号を与える。第三のバツフア回路３の
出力側は第三の制御用RAM２３のアドレス入力
側に接続され信号を与える。また制御用CPU３
０より引出されたデータバス上の信号は第四のバ
ツフア回路４、第五のバツフア回路５、および第
六のバツフア回路６に与えられる。第四のバツフ
ア回路４の出力は第一の制御用RAM２１のデー
タ入出力側に接続されて信号を与える。第五のバ
ツフア回路５の出力は第二の制御用RAM２２の
データ入出力側に接続されて信号を与える。第六
のバツフア回路６の出力は第三の制御用RAM２
３のデータ入出力側に接続されて信号を与える。

また、制御用CPU３０より引出されるアドレ
スバス上の信号はセレクタ６０にも与えられる。
セレクタ６０の出力側は第七のバツフア回路７に
接続され信号を与える。第七のバツフア回路７の
出力側は第一のデータ・トレース用RAM２４、
第二のデータ・トレース用RAM２５、および第
三のデータ・トレース用RAM２６のアドレス入
力側に接続されて信号を与える。

また制御用CPU３０は、そのCPUより引出さ
れるデータバスが第八のバツフア回路８、第九の
バツフア回路９、および第十のバツフア回路１０
の出力側と接続されていて、これらのバツフア回
路から信号を受ける。第八のバツフア回路８は、
第一のデータ・トレース用RAM２４のデータ入
出力側と接続され、第九のバツフア回路９は第二
のデータ・トレース用RAM２５のデータ入出力
側と接続され、また第十のバツフア回路１０は第
三のデータ・トレース用RAM２６のデータ入出
力側と接続され、これらのデータ・トレース用
RAMより信号を受ける。

被検査CPU３００から引出されるデータ線、
アドレス線およびステータス線のそれぞれは、第
一の入力回路１１、第二の入力回路１２および第
三の入力回路１３に接続され信号を与える。第一
の入力回路１１の出力側は第一の制御用RAM２
１のアドレス入力側に接続され、また第一のデー
タ・トレース用RAM２４のデータ入出力側にも
接続されていて信号を与える。第二の入力回路１
２の出力側は第二の制御用RAM２２のアドレス
入力側に接続され、また第二のデータ・トレース
用RAM２５のデータ入出力側にも接続されてい
て信号を与える。第三の入力回路１３の出力側は
第三の制御用RAM２３のアドレス入力側に接続
され、また第三のデータ・トレース用RAM２６
のデータ入出力側にも接続されていて信号を与え
る。

アドレスカウンタ５０はセレクタ６０に接続さ
れていて信号を与え、その信号はセレクタ６０に
接続されているバツフア回路７に与えられる。第
七のバツフア回路７の出力側は第一のデータ・ト
レース用RAM２４のアドレス入力側、第二のデ
ータ・トレース用RAM２５のアドレス入力側、
および第三のデータ・トレース用RAM２６のア
ドレス入力側と接続されていて信号を与える。

第一の制御用RAM２１、第二の制御用RAM
２２、および第三の制御用RAM２３のそれぞれ
のデータ入出力側は、一致検出回路４０に接続さ
れ信号を与える。

第３図、第４図および第５図は、検出条件設定
のモード、データ・トレースのモード、およびト
レース・データの処理モードのそれぞれにおける
信号の通路をバスラインを太線で塗りつぶして示
したものである。まず第３図に示す検出条件設定
モードでは、制御用CPU３０の指令により、第
一ないし第六のバツフア回路１〜６が有効にさ
れ、かつ第一ないし第三の入力回路１１〜１３お
よび第七ないし第十のバツフア回路７〜１０が無
効にされている。

次に、第４図に示すデータ・トレースのモード
では、制御CPU３０の指令により、第一ないし
第三の入力回路１１〜１３および第七のバツフア
回路７が有効にされ、かつ第一ないし第七のバツ
フア回路７および第八ないし第十のバツフア回路
８〜１０の回路が無効にされている。

次に第５図に示すトレース・データの処理モー
ドでは、制御用CPU３０の指令により、第七な
いし第十のバツフア回路７〜１０が有効にされ、
かつ第一ないし第三の入力回路１１〜１３および
第一ないし第六およびバツフア回路１〜６が無効
にされている。

次に本実施例装置に係る動作を第１図、第３
図、第４図および第５図を用いて説明すると、第
１図にて、デイスク２０１に格納されている被検
査CPU３００の解析モードを設定する操作にか
かわるプログラムをホスト・コンピユータ２００
に吸い上げ、このコンピユータにて解析モードデ
ータの作成操作を完了後に、この解析モードデー
タをホスト・コンピユータ２００よりアナライ
ザ・ボツクス１００内に装置の制御用CPU３０
に転送する。制御用CPU３０の指令により第３
図に示すような回路が構成され、また、被検査
CPU３００のデータ信号、アドレス信号および
ステータス信号の別にそれぞれ定められたトレー
ス条件設定データのそれぞれが、制御用CPU３
０にすでに格納されている解析モードデータから
取り出されて、データ信号にかかわる制御用
RAM２１、アドレス信号にかかわる制御用
RAM２２およびステータス信号にかかわる制御
用RAM２３のそれぞれに格納される。

次にアナライザ・ボツクス１００にスタート指
令を与えると制御用CPU３０の指令により、第
４図に示すデータ・トレースのモードに対応する
回路に切替えられる。この回路が構成されると、
アドレスカウンタ５０がデータ・トレース用
RAM２４〜２６に番地指定を行い、その指定番
地のメモリに被検査CPU３００の出力が格納さ
れる。ここで第一のデータ・トレース用RAM２
４は被検査CPU３００のデータ信号を、第二の
データ・トレース用RAM２５は被検査CPU３０
０のアドレス信号を、また第三のデータ・トレー
ス用RAM２６は被検査CPU３００のステータス
信号をそれぞれ一時記憶する。

この一時記憶動作と同時に、被検査CPU３０
０が出力するデータ信号、アドレス信号およびス
テータス信号のそれぞれは、制御用RAM２１〜
２３のアドレス側にも入力し、これら制御用
RAM２１〜２３にすでに記憶されているトレー
ス条件設定データを逐次一致検出回路４０に出力
する。一致検出回路４０にて入力した信号がトレ
ースすべきデータにかかわる信号であることを識
別したときに、この一致したことが制御用CPU
３０に通知され、このCPUにすでに記憶されて
いる解析モードデータが指定するデータ収集範囲
に応じて、識別された被検査CPU３００の信号
の前後の任意の個数の信号が収集データとして指
定される。

次に制御用CPU３０の指令により第５図に示
すトレース・データの処理モードに対応する回路
に切替えられる。この回路が構成されると、制御
用CPU３０からのアドレツシングにより、デー
タ・トレース用RAM２４〜２６に格納されてい
るデータのうち前述の解析モードの指定する収集
データが制御用CPU３０に取り込まれる。この
CPUにてさらに解析モードに基づいて収集デー
タの編集が行われる。これが完了するとホスト・
コンピユータ２００に編集された解析データが転
送される。ホスト・コンピユータ２００ではデイ
スプレイがなされ、またプリンタ２０２にてハー
ド・コピーが行われる。

第６図は本発明実施例装置の筐体を示す斜視図
である。１０１は電源スイツチ、１０２はリセツ
トスイツチ、１０３は状態表示ランプで動作モー
ドを表わす。１０４はホスト・コンピユータおよ
び被検査CPUを搭載するターゲツト・ボードを
接続するコネクタの受口をそれぞれ示す。ホス
ト・コンピユータの受口は図にて破線で示す。こ
の筐体内に本実施例装置を構成するすべての回路
がコンパクトに内蔵されている。

〔応用〕

本実施例装置の応用例につき述べる。

まずプログラムのステート解析動作について述
べると、この動作は、プログラムを内蔵する系、
例えばCPUに誤動作が発生して場合に内蔵プロ
グラムの走行状態を的確にトレースするもので、
誤動作の原因解析と修復のための資料を提供す
る。一般にプログラムが走行するルートは各種条
件により多岐にわたるために、誤動作の原因と推
定される特定ルートのみ走行させて監視する必要
が起こる。本実施例装置は特定ルートのみに固有
な条件を摘出し、トレース条件として、アーミン
グ条件、トリガ条件およびイネーブル・デイゼー
ブル条件を規定することができるので、トリガ点
の設定が豊富に行える。

次に、プログラム実行時間測定動作について述
べる。新開発した系の処理能力を算定する場合
に、特に処理能力に支配的な影響を与える特定プ
ログラムの特定ルートの実行時間を測定する必要
が起こる。本実施例装置は実行時間測定開始アド
レス、実行時間終了アドレスが指定でき、また測
定された時間の最大値、最小値および毎回の測定
時間を表示することができる。またオート・リス
タート動作により継続的な測定もできる。

次にメモリのダイナミツク表示について述べ
る。新開発した系の開発時および保守時に、系の
特定メモリの変化状態を監視する必要が生ずる。
本実施例装置は表示すべきメモリのアドレスを指
示することができ、また表示画面を特定のデータ
で初期化したい場合にはこのデータを指定するこ
とができる。

次にタイミング解析動作について述べる。系に
故障が発生した場合に原因を調査するため、ある
特定条件のもとにおいて、ハードウエア上の複数
のチエツクポイントのタイミングの相互関係を把
握する必要が起こる。この場合に、特定条件の規
定が容易に行え、かつ同時観測ポイント数が多い
と、解析の効率が上がるが、本実施例装置におい
ては、８チヤンネルのタイミング監視が可能で、
またトレース条件としてアーミング条件、トリガ
条件、有効チヤンネル等の各種条件を指定するこ
とができる。トレースが終了すると画面上に指定
チヤンネルの波形をタイムチヤート形式で表示さ
せることができ、またサンプリング数を各チヤン
ネルにあたり512点にする。

次にトレース条件のカタログ動作について述べ
る。前述のタイミング解析動作にて一旦設定した
トレース条件をデイスクにカタログフアイルとし
て登録することができる。このカタログフアイル
は最大10フアイルまで登録を可能にすることがで
きる。また必要に応じ使用、変更、削除すること
ができる。この動作により解析作業の能率が向上
する。

次にトレース条件のセーブ動作について述べ
る。前述のタイミング解析動作にて、トレースし
た結果をデイスクに一旦セーブしておくことがで
きる。このセーブフアイルは、最大10フアイルま
で登録可能にすることができ、また必要に応じ
て、再表示、および削除することもできる。この
動作により、解析に伴う時間的制約から作業者を
開放することができる。

次にトレース結果のハードコピー動作について
述べると、前述のステート解析動作およびタイミ
ング解析動作とも、トレース結果をプリンタにハ
ードコピーさせることができる。これにより解析
データの保存が有効に行われる。

最後は、第７図に示すように音響カプラ４０１
を使用することにより、公衆回線４００を通して
操作解析部とデータ収集部とが結合できるので、
遠隔診断を効率的に行うことができる。

〔発明の効果〕

本発明は、同一時点で多数箇所にトリガ点を設
定できるので、データ処理系のプログラムの診断
側面を豊富にする効果がある。また操作解析部と
データ収集部とが分離されているので、遠隔診断
が行えるから診断効率を向上させる効果もある。
またこの動作を実行する回路数が少ないのでコス
トパーフオマンスを向上させる効果がある。

【図面の簡単な説明】

第１図は本発明実施例装置と関連装置との接続
を示す図。第２図は本発明実施例装置の構成を示
すブロツク構成図。第３図、第４図および第５図
は本発明実施例装置の動作を示す説明図。第６図
は本発明実施例装置の筐体を示す斜視図。第７図
は遠隔診断時の接続を示す図。 １〜１０…バツフア回路、２１〜２６…
RAM、３０…制御用CPU、４０…一致検出回
路、５０…アドレスカウンタ、６０…セレクタ、
１００…アナライザ・ボツクス、２００…ホス
ト・コンピユータ、３００…被検査CPU。

Claims (1)

1. 【特許請求の範囲】 １ 被検査CPUのデータ線の信号を入力とする
   第一の入力回路と、 上記被検査CPUのアドレス線の信号を入力と
   する第二の入力回路と、 上記被検査CPUのステータス線の信号を入力
   とする第三の入力回路と、 制御用CPUと、 この制御用CPUのアドレスバスに入力が並列
   に分岐接続された第一ないし第三のバツフア回路
   と、 上記制御用CPUのデータバスに各入力が並列
   に分岐接続された第四ないし第六のバツフア回路
   と、 アドレスカウンタと、 このアドレスカウンタの出力と上記制御用
   CPUのアドレスバスとのいずれかを選択するセ
   レクタと、 このセレクタの出力を入力とする第七のバツフ
   ア回路と、 上記第一の入力回路の出力および上記第一のバ
   ツフア回路の出力がアドレス入力側に接続され上
   記第四のバツフア回路の出力がデータ入出力側に
   接続された第一の制御用RAMと、 上記第二の入力回路の出力および上記第二のバ
   ツフア回路の出力がアドレス入力側に接続され上
   記第五のバツフア回路の出力がデータ入出力側に
   接続された第二の制御用RAMと、 上記第三の入力回路の出力および上記第三のバ
   ツフア回路の出力がアドレス入力側に接続され上
   記第六のバツフア回路の出力がデータ入出力側に
   接続された第三の制御用RAMと、 上記第七のバツフア回路の出力がアドレス入力
   側に並列に分岐接続され、上記第一のバツフア回
   路の出力がデータ入出力側に接続された第一のデ
   ータ・トレース用RAMと、 上記第七のバツフア回路の出力がアドレス入力
   側に並列に分岐接続され、上記第二のバツフア回
   路の出力がデータ入出力側に接続された第二のデ
   ータ・トレース用RAMと、 上記第七のバツフア回路の出力がアドレス入力
   側に並列に分岐接続され上記第三のバツフア回路
   の出力がデータ入出力側に接続された第三のデー
   タ・トレース用RAMと、 上記第一ないし第三のデータ・トレース用
   RAMのデータ出力をそれぞれ上記制御用CPUの
   データバスに与える第八ないし第十のバツフア回
   路と、 上記第一ないし第三の制御用RAMのデータ出
   力が接続された一致検出回路と を１個の筐体に備え、 検出条件設定のモードでは、 上記第一ないし第六のバツフア回路を有効と
   し、かつ上記第一ないし第三の入力回路および上
   記第七ないし第十のバツフア回路を無効にし、 データトレースのモードでは、 上記第一ないし第三の入力回路および第七のバ
   ツフア回路を有効とするとともに上記セレクタは
   アドレスカウンタを選択しかつ上記第一ないし第
   六のバツフア回路および上記第八ないし第十のバ
   ツフア回路を無効にし、 トレース・データの処理モードでは、 上記セレクタは上記制御用CPUのアドレスバ
   スを選択するとともに上記第七ないし第十のバツ
   フア回路を有効としかつ上記第一ないし第三の入
   力回路および上記第一ないし第六のバツフア回路
   を無効にする ように制御することを特徴とするアナライザ・ボ
   ツクス。