JPH0247873A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0247873A JPH0247873A JP19921188A JP19921188A JPH0247873A JP H0247873 A JPH0247873 A JP H0247873A JP 19921188 A JP19921188 A JP 19921188A JP 19921188 A JP19921188 A JP 19921188A JP H0247873 A JPH0247873 A JP H0247873A
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- JP
- Japan
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- electrode
- gate electrode
- source
- drain
- oxide film
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特に絶縁ゲート型
電界効果トランジスタ(MOSFET)のソフトエラー
防止効果を向上させた半導体集積回路装置に関する。
電界効果トランジスタ(MOSFET)のソフトエラー
防止効果を向上させた半導体集積回路装置に関する。
従来、MOSFETを備える半導体集積回路装置では、
自然放射線によるソフトエラーの防止効果を高めるため
に、ノード容量を高めることが行われている。このノー
ド容量としては、ゲート電極と基板(ウェル)間の容量
、及びソース、ドレイン等の拡散層と基板(ウェル)間
の容量が利用されている。
自然放射線によるソフトエラーの防止効果を高めるため
に、ノード容量を高めることが行われている。このノー
ド容量としては、ゲート電極と基板(ウェル)間の容量
、及びソース、ドレイン等の拡散層と基板(ウェル)間
の容量が利用されている。
(発明が解決しようとする課題〕
上述した従来のMOSFETでは、素子寸法の縮小化に
伴ってゲート電極や拡散層の面積が縮小されると、ノー
ド容量も低減される。このため、素子の縮小に伴ってソ
フトエラーを防止する効果が低減され、半導体集積回路
装置の信頬性が低下されるという問題が生じている。
伴ってゲート電極や拡散層の面積が縮小されると、ノー
ド容量も低減される。このため、素子の縮小に伴ってソ
フトエラーを防止する効果が低減され、半導体集積回路
装置の信頬性が低下されるという問題が生じている。
本発明はノード容量の増加を図り、ソフトエラーの防止
効果を高めた半導体集積回路装置を提供することを目的
としている。
効果を高めた半導体集積回路装置を提供することを目的
としている。
本発明の半導体集積回路装置は、絶縁ゲート型電界効果
トランジスタのゲート電極の表面に薄い絶縁膜を形成し
、この薄い絶縁膜の上にソース又はドレイン拡散層に接
続した導体膜を形成している。
トランジスタのゲート電極の表面に薄い絶縁膜を形成し
、この薄い絶縁膜の上にソース又はドレイン拡散層に接
続した導体膜を形成している。
上述した構成では、ゲート電極と半導体基板との間の容
量及び拡散層と半導体基板との間の容量に加えて、ゲー
ト電極と導体膜との間の容量を第3の容量として得るこ
とができ、ノード容量を増大する。
量及び拡散層と半導体基板との間の容量に加えて、ゲー
ト電極と導体膜との間の容量を第3の容量として得るこ
とができ、ノード容量を増大する。
次に、本発明を図面を参照して説明する。
第1図及び第2図は本発明の第1実施例を示しており、
第1図は平面レイアウト図、第2図はそのA−A線に沿
う縦断面図である。
第1図は平面レイアウト図、第2図はそのA−A線に沿
う縦断面図である。
図において、N型半導体基板1にはP型ウェル2を形成
し、かつ厚い酸化膜3で素子領域を画成している。この
素子領域では、半導体基板lの表面にゲート酸化膜4を
形成し、この上に多結晶シリコンでゲート電極5を形成
している。また、このゲート電極5の両側位置のP型ウ
ェル2には、ゲート電極5を利用した自己整合法により
ソース。
し、かつ厚い酸化膜3で素子領域を画成している。この
素子領域では、半導体基板lの表面にゲート酸化膜4を
形成し、この上に多結晶シリコンでゲート電極5を形成
している。また、このゲート電極5の両側位置のP型ウ
ェル2には、ゲート電極5を利用した自己整合法により
ソース。
ドレインの各N型拡散層as、6dを形成している。更
に、前記ゲート電極5の表面には、熱酸化して形成した
薄い酸化膜7を形成し、この酸化膜7上には前記ドレイ
ン拡散層6dに接続した導体膜としての配線金属8を形
成している。
に、前記ゲート電極5の表面には、熱酸化して形成した
薄い酸化膜7を形成し、この酸化膜7上には前記ドレイ
ン拡散層6dに接続した導体膜としての配線金属8を形
成している。
そして、全面に前記厚い酸化膜3に一体化された眉間絶
縁膜9を形成し、この眉間絶縁膜9に開設したコンタク
トホールを通して前記ソース、ドレイン拡散層6s、6
dに接続する多結晶シリコンのソース、ドレイン電極1
0s、10dを形成している。
縁膜9を形成し、この眉間絶縁膜9に開設したコンタク
トホールを通して前記ソース、ドレイン拡散層6s、6
dに接続する多結晶シリコンのソース、ドレイン電極1
0s、10dを形成している。
なお、ドレイン電極10dは、その一部において前記配
線金属8に直接接続している。また、図示は省略するが
、ソース拡散層6SとP型ウェル2はグランド電位に接
続している。
線金属8に直接接続している。また、図示は省略するが
、ソース拡散層6SとP型ウェル2はグランド電位に接
続している。
この構成によれば、ノード容量はこれまでと同様に、ゲ
ート電極5とP型ウェル2との間の容量。
ート電極5とP型ウェル2との間の容量。
及びソース、ドレイン拡散層6s、6dとP型ウェル2
間の容量が得られる。更に、ここではゲート電極5上の
酸化膜7上に配線金属8を形成していることから、ゲー
ト電極5と配線金属8との間の容量も第3の容量として
得ることができる。そして、この酸化膜7は、ゲート電
極5を構成する多結晶シリコンを熱酸化して形成してい
るために極めて薄く形成でき、したがってこの第3の容
量に極めて大きなものを得ることができる。
間の容量が得られる。更に、ここではゲート電極5上の
酸化膜7上に配線金属8を形成していることから、ゲー
ト電極5と配線金属8との間の容量も第3の容量として
得ることができる。そして、この酸化膜7は、ゲート電
極5を構成する多結晶シリコンを熱酸化して形成してい
るために極めて薄く形成でき、したがってこの第3の容
量に極めて大きなものを得ることができる。
したがって、素子の縮小に伴ってゲート電極5やソース
、ドレイン拡散層6s、6dを縮小゛しても、十分大き
なノード容量を得ることが可能となり、放射線によるソ
フトエラーを有効に防止することが可能となる。
、ドレイン拡散層6s、6dを縮小゛しても、十分大き
なノード容量を得ることが可能となり、放射線によるソ
フトエラーを有効に防止することが可能となる。
第3図及び第4図は本発明の第2実施例を示し、第3図
は平面レイアウト図、第4図はそのB−B線に沿う縦断
面図である。
は平面レイアウト図、第4図はそのB−B線に沿う縦断
面図である。
これらの図において、第1図及び第2図と同一部分には
同一符号を付して詳細な説明は省略する。
同一符号を付して詳細な説明は省略する。
ここでは、ゲート電極5の表面に熱酸化により薄い酸化
膜7を形成するとともに、その周囲にCVD法によって
形成した薄いシリコン酸化膜又はシリコン窒化膜11を
形成している。そして、このCVD膜11の上に配線金
属8を形成し、かつこの配線金属8をここではソース拡
散層6Sに接続している。
膜7を形成するとともに、その周囲にCVD法によって
形成した薄いシリコン酸化膜又はシリコン窒化膜11を
形成している。そして、このCVD膜11の上に配線金
属8を形成し、かつこの配線金属8をここではソース拡
散層6Sに接続している。
なお、ソース拡散層6sにはP型ウェル2とともにグラ
ンド電位が供給され、またドレイン拡散層6dには電源
電位が供給されている。
ンド電位が供給され、またドレイン拡散層6dには電源
電位が供給されている。
この構成においても、ゲート電極5とP型ウェル2との
間の容量、及びソース、ドレイン拡散層6s、6dとP
型ウェル2間の容量に加えて、ゲート電極5と配線金属
8との間の第3の容量をノード容量として得ることがで
きる。そして、酸化膜7が極めて薄いこと、及びCVD
膜11の誘電率が高いこと等から、この第3の容量に極
めて大きなものを得ることができる。
間の容量、及びソース、ドレイン拡散層6s、6dとP
型ウェル2間の容量に加えて、ゲート電極5と配線金属
8との間の第3の容量をノード容量として得ることがで
きる。そして、酸化膜7が極めて薄いこと、及びCVD
膜11の誘電率が高いこと等から、この第3の容量に極
めて大きなものを得ることができる。
これにより、素子の縮小によっても大きなノード容量を
得ることができ、ソフトエラーを有効に防止することが
できる。
得ることができ、ソフトエラーを有効に防止することが
できる。
なお、導体膜としての配線金属8は多結晶シリコンで形
成してもよい。また、逆にソース、ドレイン電極をアル
ミニウム等の金属やそのシリサイドで構成してもよいこ
とは言うまでもない。
成してもよい。また、逆にソース、ドレイン電極をアル
ミニウム等の金属やそのシリサイドで構成してもよいこ
とは言うまでもない。
以上説明したように本発明は、ゲート電極の表面に薄い
絶縁膜を形成し、この薄い絶縁膜の上にソース又はドレ
イン拡散層に接続した導体膜を形成しているので、ゲー
ト電極と半導体基板との間の容量及び拡散層と半導体基
板との間の容量に加えて、ゲート電極と導体膜との間の
容量を第3の容量として得ることができ、ゲート電極や
拡散層の縮小にかかわらずノード容量を増大し、ソフト
エラーを有効に防止できる効果がある。
絶縁膜を形成し、この薄い絶縁膜の上にソース又はドレ
イン拡散層に接続した導体膜を形成しているので、ゲー
ト電極と半導体基板との間の容量及び拡散層と半導体基
板との間の容量に加えて、ゲート電極と導体膜との間の
容量を第3の容量として得ることができ、ゲート電極や
拡散層の縮小にかかわらずノード容量を増大し、ソフト
エラーを有効に防止できる効果がある。
第1図は本発明の第1実施例の平面レイアウト図、第2
図は第1図のA−A線に沿う縦断面図、第3図は本発明
の第2実施例の平面レイアウト図、第4図は第3図のB
−B線に沿う縦断面図である。 1・・・N型半導体基板、2・・・P型ウェル、3・・
・酸化膜、4・・・ゲート酸化膜、5・・・ゲート電極
、6S・・・ソース拡散層、6d・・・ドレイン拡散層
、7・・・薄い酸化膜、8・・・配線金属、9・・・層
間絶縁膜、10s・・・ソース電極、 11・・・CVD膜。 0d・・・ドレイン電極、 第 図 第4 N型判1適従 Fシ凍鬼層 ソ・ス↑p別す号 P匁ウエノン
図は第1図のA−A線に沿う縦断面図、第3図は本発明
の第2実施例の平面レイアウト図、第4図は第3図のB
−B線に沿う縦断面図である。 1・・・N型半導体基板、2・・・P型ウェル、3・・
・酸化膜、4・・・ゲート酸化膜、5・・・ゲート電極
、6S・・・ソース拡散層、6d・・・ドレイン拡散層
、7・・・薄い酸化膜、8・・・配線金属、9・・・層
間絶縁膜、10s・・・ソース電極、 11・・・CVD膜。 0d・・・ドレイン電極、 第 図 第4 N型判1適従 Fシ凍鬼層 ソ・ス↑p別す号 P匁ウエノン
Claims (1)
- 1、半導体基板上にゲート酸化膜を介してゲート電極を
形成し、かつこのゲート電極の両側の半導体基板に夫々
ソース、ドレインの拡散層を形成した絶縁ゲート型電界
効果トランジスタを有する半導体集積回路装置において
、前記ゲート電極の表面に薄い絶縁膜を形成し、この薄
い絶縁膜の上にソース又はドレイン拡散層に接続した導
体膜を形成したことを特徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19921188A JPH0247873A (ja) | 1988-08-10 | 1988-08-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19921188A JPH0247873A (ja) | 1988-08-10 | 1988-08-10 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0247873A true JPH0247873A (ja) | 1990-02-16 |
Family
ID=16403981
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19921188A Pending JPH0247873A (ja) | 1988-08-10 | 1988-08-10 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0247873A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9533766B2 (en) | 2011-05-20 | 2017-01-03 | Zodiac Seats France | Kinematic seat with elastic pivot |
-
1988
- 1988-08-10 JP JP19921188A patent/JPH0247873A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9533766B2 (en) | 2011-05-20 | 2017-01-03 | Zodiac Seats France | Kinematic seat with elastic pivot |
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