JPH0247873A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0247873A JPH0247873A JP19921188A JP19921188A JPH0247873A JP H0247873 A JPH0247873 A JP H0247873A JP 19921188 A JP19921188 A JP 19921188A JP 19921188 A JP19921188 A JP 19921188A JP H0247873 A JPH0247873 A JP H0247873A
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- JP
- Japan
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- electrode
- gate electrode
- source
- drain
- oxide film
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 230000005669 field effect Effects 0.000 claims abstract description 4
- 238000009792 diffusion process Methods 0.000 claims description 19
- 239000010410 layer Substances 0.000 abstract description 23
- 229910052751 metal Inorganic materials 0.000 abstract description 12
- 239000002184 metal Substances 0.000 abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 6
- 239000004020 conductor Substances 0.000 abstract description 3
- 239000011229 interlayer Substances 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特に絶縁ゲート型
電界効果トランジスタ（ＭＯＳＦＥＴ）のソフトエラー
防止効果を向上させた半導体集積回路装置に関する。
電界効果トランジスタ（ＭＯＳＦＥＴ）のソフトエラー
防止効果を向上させた半導体集積回路装置に関する。
従来、ＭＯＳＦＥＴを備える半導体集積回路装置では、
自然放射線によるソフトエラーの防止効果を高めるため
に、ノード容量を高めることが行われている。このノー
ド容量としては、ゲート電極と基板（ウェル）間の容量
、及びソース、ドレイン等の拡散層と基板（ウェル）間
の容量が利用されている。
自然放射線によるソフトエラーの防止効果を高めるため
に、ノード容量を高めることが行われている。このノー
ド容量としては、ゲート電極と基板（ウェル）間の容量
、及びソース、ドレイン等の拡散層と基板（ウェル）間
の容量が利用されている。
（発明が解決しようとする課題〕
上述した従来のＭＯＳＦＥＴでは、素子寸法の縮小化に
伴ってゲート電極や拡散層の面積が縮小されると、ノー
ド容量も低減される。このため、素子の縮小に伴ってソ
フトエラーを防止する効果が低減され、半導体集積回路
装置の信頬性が低下されるという問題が生じている。
伴ってゲート電極や拡散層の面積が縮小されると、ノー
ド容量も低減される。このため、素子の縮小に伴ってソ
フトエラーを防止する効果が低減され、半導体集積回路
装置の信頬性が低下されるという問題が生じている。
本発明はノード容量の増加を図り、ソフトエラーの防止
効果を高めた半導体集積回路装置を提供することを目的
としている。
効果を高めた半導体集積回路装置を提供することを目的
としている。
本発明の半導体集積回路装置は、絶縁ゲート型電界効果
トランジスタのゲート電極の表面に薄い絶縁膜を形成し
、この薄い絶縁膜の上にソース又はドレイン拡散層に接
続した導体膜を形成している。
トランジスタのゲート電極の表面に薄い絶縁膜を形成し
、この薄い絶縁膜の上にソース又はドレイン拡散層に接
続した導体膜を形成している。
上述した構成では、ゲート電極と半導体基板との間の容
量及び拡散層と半導体基板との間の容量に加えて、ゲー
ト電極と導体膜との間の容量を第３の容量として得るこ
とができ、ノード容量を増大する。
量及び拡散層と半導体基板との間の容量に加えて、ゲー
ト電極と導体膜との間の容量を第３の容量として得るこ
とができ、ノード容量を増大する。
次に、本発明を図面を参照して説明する。
第１図及び第２図は本発明の第１実施例を示しており、
第１図は平面レイアウト図、第２図はそのＡ−Ａ線に沿
う縦断面図である。
第１図は平面レイアウト図、第２図はそのＡ−Ａ線に沿
う縦断面図である。
図において、Ｎ型半導体基板１にはＰ型ウェル２を形成
し、かつ厚い酸化膜３で素子領域を画成している。この
素子領域では、半導体基板ｌの表面にゲート酸化膜４を
形成し、この上に多結晶シリコンでゲート電極５を形成
している。また、このゲート電極５の両側位置のＰ型ウ
ェル２には、ゲート電極５を利用した自己整合法により
ソース。
し、かつ厚い酸化膜３で素子領域を画成している。この
素子領域では、半導体基板ｌの表面にゲート酸化膜４を
形成し、この上に多結晶シリコンでゲート電極５を形成
している。また、このゲート電極５の両側位置のＰ型ウ
ェル２には、ゲート電極５を利用した自己整合法により
ソース。
ドレインの各Ｎ型拡散層ａｓ、６ｄを形成している。更
に、前記ゲート電極５の表面には、熱酸化して形成した
薄い酸化膜７を形成し、この酸化膜７上には前記ドレイ
ン拡散層６ｄに接続した導体膜としての配線金属８を形
成している。
に、前記ゲート電極５の表面には、熱酸化して形成した
薄い酸化膜７を形成し、この酸化膜７上には前記ドレイ
ン拡散層６ｄに接続した導体膜としての配線金属８を形
成している。
そして、全面に前記厚い酸化膜３に一体化された眉間絶
縁膜９を形成し、この眉間絶縁膜９に開設したコンタク
トホールを通して前記ソース、ドレイン拡散層６ｓ、６
ｄに接続する多結晶シリコンのソース、ドレイン電極１
０ｓ、１０ｄを形成している。
縁膜９を形成し、この眉間絶縁膜９に開設したコンタク
トホールを通して前記ソース、ドレイン拡散層６ｓ、６
ｄに接続する多結晶シリコンのソース、ドレイン電極１
０ｓ、１０ｄを形成している。
なお、ドレイン電極１０ｄは、その一部において前記配
線金属８に直接接続している。また、図示は省略するが
、ソース拡散層６ＳとＰ型ウェル２はグランド電位に接
続している。
線金属８に直接接続している。また、図示は省略するが
、ソース拡散層６ＳとＰ型ウェル２はグランド電位に接
続している。
この構成によれば、ノード容量はこれまでと同様に、ゲ
ート電極５とＰ型ウェル２との間の容量。
ート電極５とＰ型ウェル２との間の容量。
及びソース、ドレイン拡散層６ｓ、６ｄとＰ型ウェル２
間の容量が得られる。更に、ここではゲート電極５上の
酸化膜７上に配線金属８を形成していることから、ゲー
ト電極５と配線金属８との間の容量も第３の容量として
得ることができる。そして、この酸化膜７は、ゲート電
極５を構成する多結晶シリコンを熱酸化して形成してい
るために極めて薄く形成でき、したがってこの第３の容
量に極めて大きなものを得ることができる。
間の容量が得られる。更に、ここではゲート電極５上の
酸化膜７上に配線金属８を形成していることから、ゲー
ト電極５と配線金属８との間の容量も第３の容量として
得ることができる。そして、この酸化膜７は、ゲート電
極５を構成する多結晶シリコンを熱酸化して形成してい
るために極めて薄く形成でき、したがってこの第３の容
量に極めて大きなものを得ることができる。
したがって、素子の縮小に伴ってゲート電極５やソース
、ドレイン拡散層６ｓ、６ｄを縮小゛しても、十分大き
なノード容量を得ることが可能となり、放射線によるソ
フトエラーを有効に防止することが可能となる。
、ドレイン拡散層６ｓ、６ｄを縮小゛しても、十分大き
なノード容量を得ることが可能となり、放射線によるソ
フトエラーを有効に防止することが可能となる。
第３図及び第４図は本発明の第２実施例を示し、第３図
は平面レイアウト図、第４図はそのＢ−Ｂ線に沿う縦断
面図である。
は平面レイアウト図、第４図はそのＢ−Ｂ線に沿う縦断
面図である。
これらの図において、第１図及び第２図と同一部分には
同一符号を付して詳細な説明は省略する。
同一符号を付して詳細な説明は省略する。
ここでは、ゲート電極５の表面に熱酸化により薄い酸化
膜７を形成するとともに、その周囲にＣＶＤ法によって
形成した薄いシリコン酸化膜又はシリコン窒化膜１１を
形成している。そして、このＣＶＤ膜１１の上に配線金
属８を形成し、かつこの配線金属８をここではソース拡
散層６Ｓに接続している。
膜７を形成するとともに、その周囲にＣＶＤ法によって
形成した薄いシリコン酸化膜又はシリコン窒化膜１１を
形成している。そして、このＣＶＤ膜１１の上に配線金
属８を形成し、かつこの配線金属８をここではソース拡
散層６Ｓに接続している。
なお、ソース拡散層６ｓにはＰ型ウェル２とともにグラ
ンド電位が供給され、またドレイン拡散層６ｄには電源
電位が供給されている。
ンド電位が供給され、またドレイン拡散層６ｄには電源
電位が供給されている。
この構成においても、ゲート電極５とＰ型ウェル２との
間の容量、及びソース、ドレイン拡散層６ｓ、６ｄとＰ
型ウェル２間の容量に加えて、ゲート電極５と配線金属
８との間の第３の容量をノード容量として得ることがで
きる。そして、酸化膜７が極めて薄いこと、及びＣＶＤ
膜１１の誘電率が高いこと等から、この第３の容量に極
めて大きなものを得ることができる。
間の容量、及びソース、ドレイン拡散層６ｓ、６ｄとＰ
型ウェル２間の容量に加えて、ゲート電極５と配線金属
８との間の第３の容量をノード容量として得ることがで
きる。そして、酸化膜７が極めて薄いこと、及びＣＶＤ
膜１１の誘電率が高いこと等から、この第３の容量に極
めて大きなものを得ることができる。
これにより、素子の縮小によっても大きなノード容量を
得ることができ、ソフトエラーを有効に防止することが
できる。
得ることができ、ソフトエラーを有効に防止することが
できる。
なお、導体膜としての配線金属８は多結晶シリコンで形
成してもよい。また、逆にソース、ドレイン電極をアル
ミニウム等の金属やそのシリサイドで構成してもよいこ
とは言うまでもない。
成してもよい。また、逆にソース、ドレイン電極をアル
ミニウム等の金属やそのシリサイドで構成してもよいこ
とは言うまでもない。
以上説明したように本発明は、ゲート電極の表面に薄い
絶縁膜を形成し、この薄い絶縁膜の上にソース又はドレ
イン拡散層に接続した導体膜を形成しているので、ゲー
ト電極と半導体基板との間の容量及び拡散層と半導体基
板との間の容量に加えて、ゲート電極と導体膜との間の
容量を第３の容量として得ることができ、ゲート電極や
拡散層の縮小にかかわらずノード容量を増大し、ソフト
エラーを有効に防止できる効果がある。
絶縁膜を形成し、この薄い絶縁膜の上にソース又はドレ
イン拡散層に接続した導体膜を形成しているので、ゲー
ト電極と半導体基板との間の容量及び拡散層と半導体基
板との間の容量に加えて、ゲート電極と導体膜との間の
容量を第３の容量として得ることができ、ゲート電極や
拡散層の縮小にかかわらずノード容量を増大し、ソフト
エラーを有効に防止できる効果がある。
第１図は本発明の第１実施例の平面レイアウト図、第２
図は第１図のＡ−Ａ線に沿う縦断面図、第３図は本発明
の第２実施例の平面レイアウト図、第４図は第３図のＢ
−Ｂ線に沿う縦断面図である。 １・・・Ｎ型半導体基板、２・・・Ｐ型ウェル、３・・
・酸化膜、４・・・ゲート酸化膜、５・・・ゲート電極
、６Ｓ・・・ソース拡散層、６ｄ・・・ドレイン拡散層
、７・・・薄い酸化膜、８・・・配線金属、９・・・層
間絶縁膜、１０ｓ・・・ソース電極、 １１・・・ＣＶＤ膜。 ０ｄ・・・ドレイン電極、 第 図 第４ Ｎ型判１適従 Ｆシ凍鬼層 ソ・ス↑ｐ別す号 Ｐ匁ウエノン
図は第１図のＡ−Ａ線に沿う縦断面図、第３図は本発明
の第２実施例の平面レイアウト図、第４図は第３図のＢ
−Ｂ線に沿う縦断面図である。 １・・・Ｎ型半導体基板、２・・・Ｐ型ウェル、３・・
・酸化膜、４・・・ゲート酸化膜、５・・・ゲート電極
、６Ｓ・・・ソース拡散層、６ｄ・・・ドレイン拡散層
、７・・・薄い酸化膜、８・・・配線金属、９・・・層
間絶縁膜、１０ｓ・・・ソース電極、 １１・・・ＣＶＤ膜。 ０ｄ・・・ドレイン電極、 第 図 第４ Ｎ型判１適従 Ｆシ凍鬼層 ソ・ス↑ｐ別す号 Ｐ匁ウエノン
Claims (1)
- １、半導体基板上にゲート酸化膜を介してゲート電極を
形成し、かつこのゲート電極の両側の半導体基板に夫々
ソース、ドレインの拡散層を形成した絶縁ゲート型電界
効果トランジスタを有する半導体集積回路装置において
、前記ゲート電極の表面に薄い絶縁膜を形成し、この薄
い絶縁膜の上にソース又はドレイン拡散層に接続した導
体膜を形成したことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19921188A JPH0247873A (ja) | 1988-08-10 | 1988-08-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19921188A JPH0247873A (ja) | 1988-08-10 | 1988-08-10 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0247873A true JPH0247873A (ja) | 1990-02-16 |
Family
ID=16403981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19921188A Pending JPH0247873A (ja) | 1988-08-10 | 1988-08-10 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0247873A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9533766B2 (en) | 2011-05-20 | 2017-01-03 | Zodiac Seats France | Kinematic seat with elastic pivot |
-
1988
- 1988-08-10 JP JP19921188A patent/JPH0247873A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9533766B2 (en) | 2011-05-20 | 2017-01-03 | Zodiac Seats France | Kinematic seat with elastic pivot |
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