JPH0247774B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデータ処理装置に関する。

高処理能力を実現する大型中央処理装置におい
ては、論理アドレスを主記憶装置の実アドレスに
変換するアドレス変換ユニツトと主記憶装置内の
一部情報を格納しているバツフアユニツトとを備
えているが、従来、中央処理装置の制御のパイプ
ライン化が進むにつれ、命令とオペランドデータ
との読出し要求がアドレス変換ユニツトとバツフ
アユニツツトとにおいて競合をおこし中央処理装
置の性能向上の障害となつている。

本発明の目的はこれを廃しバツフアユニツトの
適度なミスヒツト率を実現して中央処理装置の性
能向上を達成できるデータ処理装置を提供するこ
とにある。

本発明の装置は、一つの命令に対して第１の段
階、第２の段階、および第３の段階と順次制御を
行なうパイプライン制御型データ処理装置におい
て、命令およびデータを記憶する記憶手段と、こ
の記憶手段に接続され前記記憶手段に記憶された
命令の一部の写しを格納する命令格納手段と、こ
の命令格納手段の格納容量と同一の格納容量を有
し前記記憶手段に接続され前記記憶手段に記憶さ
れたデータの一部の写しを格納するデータ格納手
段と、前記第１の段階において前記命令格納手段
をアクセスする第１のアクセス手段と、前記第２
および第３の段階の少なくとも一つにおいて外部
から与えられる読出要求が命令読出要求か否かを
判別する判別手段と、この判別手段で命令読出要
求と判別されたとき前記命令格納手段をアクセス
する第２のアクセス手段と、前記判別手段で命令
読出要求と判別されないとき前記データ格納手段
をアクセスする第３のアクセス手段とを備え、前
記第１のアクセス手段によるアクセスと前記第３
のアクセス手段によりアクセスとを並行して行な
いうることを特徴とする。

第１図は、従来のデータ処理装置の一例を示す
図である。命令読出制御ユニツト１（利用ユニツ
ト）は、命令の主記憶上の格納アドレスを論理ア
ドレス（以下命令論理アドレス）の形で信号線１
４を介してアドレス変換ユニツト４に送出する。
該ユニツト４は命令論理アドレスを主記憶ユニツ
ツト６上の実際のアドレス（以下命令アドレス）
に変換したあとで、このアドレスをバツフアユニ
ツト５に信号線４５を介して送出する。もし、ア
ドレス変換のために必要な情報が前記ユニツト４
に存在しなければ信号線４６を介して前記ユニツ
ト６から前記必要な情報の読出しが要求され、該
要求に応答して信号線６４を介して前記ユニツツ
ト４に前記必要な情報が与えられ、この結果、ア
ドレス変換が行なわれる。これとともにアドレス
変換に必要な情報はアドレス変換ユニツト４に格
納される。

バツフアユニツト５には、主記憶ユニツト６内
にある情報の一部の写しが該情報の格納されてい
る主記憶上の実アドレスがわかる形で格納されて
いる。該ユニツト５は信号線４５を介して送られ
てきた命令実アドレスに対応する情報が前記ユニ
ツト５にあれば（ヒツト）これを読出し、信号線
５２を介して命令読出オペランドアドレス生成ユ
ニツト２（利用ユニツト）に送る。対応する情報
がなければ（ミスヒツト）前記ユニツト５は、信
号線５６を介して主記憶ユニツト６に命令実アド
レスを送り、主記憶ユニツト６は当該アドレスの
情報を含む一連の情報を読出して信号線６５を介
してバツフアユニツト５に送出すると同時に信号
線６２を介して前記ユニツト２に当該アドレスの
情報を転送する。前記ユニツト５には前記ユニツ
ト６から転送された一連の情報をそれらの主記憶
上のアドレスがわかる形で格納される。前記ユニ
ツト５の情報格納容量は前記ユニツト６のそれよ
り小さく、前記ユニツト５に格納されている情報
は前記ユニツト６の一部分の写しとなる。前記ユ
ニツト５に格納されている情報は、前記ユニツト
６から新しく情報が転送されてきたが、既に前記
ユニツト５に情報が満杯になつているとき、また
は、既に格納されている前記ユニツト５情報の一
部または全部を無効にする必要があるとき（バツ
フアユニツトクリアまたはキヤシユクリア）、シ
ステムで個別に規定された法則で前記ユニツト５
の情報の一部または全部が前記ユニツト５から消
される。前記命令解読オペランドアドレス生成ユ
ニツト２は、信号線５２または６２を介して与え
られた命令を解読し、命令で指定されたオペラン
ドアドレス（以下データ論理アドレス）を生成
し、生成されたアドレスを信号線２４を介して前
記ユニツト４に送る。命令の場合と同様に前記ユ
ニツト４はデータ論理アドレスを主記憶上の実ア
ドレス（以下データ実アドレス）に変換し信号線
４５を介して前記ユニツト５に送り、前記ユニツ
ト５は該当情報報が前記ユニツト５内にあればそ
れを信号線５３を介して演算制御ユニツト３（利
用ユニツト）に送り、なければ前記ユニツト６に
信号線５６を介してデータ実アドレスを送り、前
記ユニツト６は該当情報を含む一連の情報を読み
出し信号線６５を介して前記ユニツト５に送ると
同時に信号線６３を介して当該情報を演算制御ユ
ニツト３に送る。該ユニツト３は、信号線２３を
介して前記ユニツト２から送られてきた命令情報
と信号線５３または６３から送られてきた情報を
もとに演算を行う。前記ユニツト３でさらに主記
憶内の情報が必要になつたとき、信号線３４を介
してデータ論理アドレスを前記ユニツト４に送
り、前記と同一の過程をへて、前記信号線５３ま
たは６３を介して前記ユニツト５または６からの
情報を入手する。

第２図は、従来技術の一例を示す第１図の構成
をさらに詳細にした一例を示す図である。二重線
でかこまれた箱はレジスタを意味しこれらはクロ
ツクパルスに同期して動作する。点線の箱は第１
図の各ユニツト１，２，３，４，５および６に相
当する。

命令読出制御ユニツト１は、命令論理アドレス
を収容する命令アドレスレジスタ１０１を有し、
命令解読オペランドアドレス生成ユニツトは命令
を収容する命令レジスタ２０１と、該命令を解読
する命令解読手段２０２と、命令で指定されたイ
ンデツクスを格納しているインデツクスメモリ２
０３と、ベースアドレス修飾のための修飾情報を
格納しているベースアドレスメモリ２０４と、キ
ヤリセイブアダー等を中心とした第１のオペラン
ド生成手段２０５と、その結果を一時蓄積するレ
ジスタ２０６と、データ論理アドレスを最終的に
生成するアダーを中心とした第２のオペランド生
成手段２０７とを有する。また、アドレス変換ユ
ニツト４は命令とデータの論理アドレスとを一時
蓄積する論理アドレスレジスタ４０１と、実効的
にアソシアテイブメモリの機能を実現したアドレ
ス変換手段４０２とを有し、バツフアユニツト５
は命令とデータの実アドレスとを一時蓄積する実
アドレスレジスタ５０１と、実効的にアソシアテ
イブメモリの機能を実現したバツフアメモリ５０
２と、その出力レジスタであるローカルレジスタ
５０３とを有する。情報の流れは命令アドレスレ
ジスタ１０１→論理アドレスレジスタ４０１→実
アドレスレジスタ５０１→ローカルレジスタ５０
３→命令レジスタ２０１→レジスタ２０６→論理
アドレスレジスタ４０１→…となり、この情報の
流れが１クロツクパルス毎に進むと論理アドレス
レジスタ４０１に対する信号線１４と２４とを介
して与えられる信号の競合が生ずるため、この情
報の流れを１クロツクパルス毎に進ませるパイプ
ライン制御ができない。そこで本発明の第１の特
徴は、第３図に示すように、第２図におけるアド
レス変換ユニツト４とバツフアユニツト５とを命
令用とデータ用とに分割することにより、信号線
２４および第１のアクセス手段である信号線１４
を介して与えられる情報の競合を排除し、パイプ
ライン制御による情報の流れが１クロツクパルス
毎に進むことを可能にしたことにある。更に本発
明の第２の特徴は命令用とデータ用のバツフアユ
ニツトを等容量にすることにある。すなわち、第
１の実施例に用いた第３図の命令アドレス変換手
段４０２１、データアドレス変換手段４０２２
は、それぞれ、命令とオペランドの論理アドレス
とを実アドレスに変換する回路（図示せず）と変
換情報がないときは、信号線４６２および４６１
のそれぞれを介して主記憶ユニツト６にアクセス
し、信号線６４２および６４１を介して変換に必
要な情報をうる回路（図示せず）とを有する。第
３図で４０１１，４０１２，５０１１，５０１２
はそれぞれ命令用論理アドレスレジスタ、データ
用論理アドレスレジスタ、命令用実アドレスレジ
スタ、データ用実アドレスレジスタである。

命令バツフア５０２１は命令を格納しているた
め、信号線１４を介して命令論理アドレスが与え
られると、命令バツフフア５０２１に当該情報が
あれば、命令ローカルレジスタ５０３１にその情
報を格納することができる。また、データバツフ
ア５０２２は命令バツフア５０２１と等容量で、
かつオペランド情報を格納しているため信号線２
４を介してオペランドの論理アドレスが与えられ
ると、データバツフア５０２２に当該情報があれ
ばデータローカルレジスタ５０３２にその情報を
格納することができる。命令バツフア５０２１ま
たはデータバツフア５０２２に当該情報がなけれ
ば、信号線５６２または５６１を介して主記憶ユ
ニツト６に各実アドレスを送り、該当情報または
それを含む一連の情報を信号線６５２または６５
１から得る。このとき、第２図に示すように、主
記憶ユニツト６から信号線６５２または６５１以
外の情報転送路を介して前記ユニツト２および３
に該当情報が送られてもよい。さらに、信号線５
６１および５６２、信号線６５１および６５２は
同一情報転送路であつてもよい。一般に信号線１
４から与えられる論理アドレスは命令語を示す
が、信号線２４から与えられる論理アドレスはデ
ータ語のみならず命令語を指す場合がある。例え
ば、ブランチ命令でのオペランドアドレスがその
例である。このように、オペランドアドレスであ
つてもそれが命令語を示していることがわかつて
いるときには、第４図に例示するように判別手段
４０３により信号線２４からの情報を命令論理ア
ドレスレジスタ４０１１に送ることもできる。こ
れが第２のアクセス手段である。すなわち、信号
線２４は判別手段４０３を介してレジスタ４０１
１にアクセスする第２のアクセス手段と、判別手
段４０３が備えられていない場合の本来のアクセ
ス手段でありレジスタ４０１２へアクセスする第
３のアクセス手段に分かれる。但し、この場合、
第１のアクセス手段の出力である、信号線１４か
らの情報と競合を生ずるが毎クロツクパルスの度
ではなく頻度は少ない。ここで、信号線５６１，
５６２，６５１，６５２，４６１，４６２，６４
１および６４２に接続されている記憶手段は主記
憶である必要はない。例えば、第５図に示すよう
にバツフアユニツト５と主記憶ユニツト６との間
におかれた２次バツフアユニツト７であつてもよ
い。

一般に、アドレス変換ユニツト４は、第３図の
命令用で例示すると第６図のように、セグメント
またはページの先頭論理アドレスフイールド４０
１１Ａを４０２によりり主記憶上の実アドレスに
変換し、レジスタ５０１１の５０１１Ａフイール
ドに移されそのセグメントまたはページ内の一つ
の特定アドレスは、その先頭アドレスからの偏差
（以下デイスプレースメント）を示すフイールド
４０１１Ｂで指定されこのフイールドは無変換で
レジスタ５０１１のフイールド５０１１Ｂに移送
される。命令群およびデータ群はセグメント化ま
たはページ化されている。従つて、セグメントま
たはページが切換つたとき論理アドレスから実ア
ドレスへの変換を行い、この実アドレスを記憶し
ておけば、次にセグメントまたはページが切換る
までデイスプレースメントを与えるだけで実アド
レスを知ることができる。従つて、第７図に示す
本発明の第２の実施例のように、論理アドレスレ
ジスタ４０１およびアドレス変換手段４０２は一
組であるが、実アドレスレジスタ、５０１１およ
び５０１２、バツフア５０２１および５０２２お
よびローカルレジスタ５０３１および５０３２
は、命令用とデータ用とのそれぞれを有する。命
令とデータとのそれぞれの論理アドレスがセグメ
ントまたはページの切換えが行われたか否かを知
るセグメント／ページ切換え検出回路手段４０７
と４０６とに応答して信号線１４および２４の情
報をセレクタ４０５および４０４で切換える。セ
グメントまたはページ切換えがないときは、信号
線１４２と２４２のそれぞれを介して命令実アド
レスレジスタ５０１１とデータ実アドレスレジス
タ５０１２とにデイスプレースメントを送り、セ
グメントまたはページが切換えられたときは信号
線１４１および２４１のそれぞれを介して命令又
はデータの論理セグメント／ページアドレスが論
理アドレスレジスタ４０１に送られたあとで変換
手段４０２を介して実セグメント／ページアドレ
スに変換された命令又はデータの実アドレスが実
アドレスレジスタ５０１１又は５０１２に収容さ
れる。これと同時に信号線１４２又は２４２のそ
れぞれからデイスプレイースメントが送られる。
この場合信号線１４および２４から同時に情報が
転送されてくると競合が生ずるが、その頻度はご
く少ない。

第７図の場合、信号線２４からの情報であつて
も命令語の読出しとして扱うときは、第８図のよ
うに、第１および第２の分配手段５０４１および
５０４２で、アドレス変換手段４０２から信号線
４５を介して与えられる出力を信号線４５２を介
して、信号線２４２を介して与えられる信号を信
号線２４３を介して、それぞれ命令実アドレスレ
ジスタに与えることができる。この場合と第４図
の手段をもつた第３図の動作ではオペランドアド
レスが命令を指していたので命令バツフア５０２
１にアクセスしたが、読み出された情報を演算制
御ユニツト３でデータとして扱つたときには命令
ローカルレジスタ５０３１の出力５３を第９図の
ように、第３の分配手段５０４２で前記ユニツト
３に送ることができる。

前記ユニツト３からアドレス変換ユニツト４、
バツフアユニツト５へのアクセスにおいても前記
命令読出制御ユニツト１と命令読出オペランドア
ドレス生成ユニツト２とでの競合と同じように、
前記ユニツト１および２からのアクセスと競合す
るが、前記ユニツト３からの主記記憶読出しは、
10進系命令が主で頻度からみて前記ユニツト１お
よび２のアクセスによる競合程深刻ではない。前
記ユニツト３からのアクセスは、本発明によるユ
ニツト２からのアクセスと同じ扱いでよい。

命令バツフア５０２１およびデータバツフア５
０２２の有効性は、それの容量、制御方法に依存
する他、プログラムの特性（動的アドレスの変化
等）にも左右される。バツフアユニツト５０２１
に1968年IBM社から発行された刊行物「IBM・
システム・ジヤーナル（IBM Systems Journal）
Vol.7No.１」の第15頁から第21頁のJ.S.Liptayに
よる論文「ストラクチユアル・アスペクト・オ
ブ・ザ・システム360・モデル85・・ザ・キヤ
ツシユ（Structual aspects of the System／
360Medel85The cache）」記載のIBMシステ
ム360のキヤツシユの使用を想定して但し完全ア
ソシアテイブ方式で命令とデータとを同一キヤツ
シユに収容する場合（以下共用型キヤツシユ）お
よび命令用とデータ用とを分けたキヤツシユ（以
下分割型キヤツシユ）のミスヒツト率を解析する
と、共用型キヤツシユは命令用とデータ用とに等
分割したときプログラム特性の広汎な変化に対し
て最適である。キヤツシユのミスヒツト率の増加
が中央処理装置の平均命令実行時間の増大に寄与
する割合は（キヤツシユのミスヒツト率の増加
率）×（平均命令実行時間に占める実効メモリアク
セス時間の比率）でありミスヒツト率の若干の増
加は、平均命令実行時間にすると数パーセントの
増加に縮少される。一方、キヤツシユは16キロバ
イトの容量程度でも一般に中央処理装置のクロツ
クパルス間隔を決めるクロツクパルス間論理遅延
時間の最も長いところであり、キヤツシユの容量
が増加すると益々その傾向が強くなる。これは、
キヤツシユのメモリアレーの物理的拡がりによる
信号伝播体での信号遅延と、メモリアレーを駆動
するドライバの数の増大による駆動ゲートの増大
による信号遅延と、メモリアレーの出力を集め選
択するゲート回路の増大による信号遅延が主たる
ものである。従つて、一つのキヤツシユを２等分
割すると、キヤツシユでのクロツクパルス間論理
遅延時間は短縮されるが等容量に分割しないとそ
の効果が最大にならない。このことから、分割型
キヤツシユでのミスヒツト率増加により平均命令
実行時間が数パーセント増加してもキヤツシユを
等分割することによるクロツクパルス時間の短縮
で充分補いうる。

すなわち、本発明の特徴は、高度にパイプライ
ン制御化された中央処理装置で命令とデータとの
読出しがアドレス変換ユニツト４またはバツフア
ユニツト５で競合を生ずるためアドレス変換ユニ
ツト４またはバツフアユニツト５を命令用とデー
タ用とに等容量に分割することにある。したがつ
て、この本発明の特徴に関係しない本実施例の構
成要素の採用は本発明の範囲をとくに限定するも
のではない。

バツフアユニツトは、最近の超大型機では64キ
ロバイト〜128キロバイトの容量をもち、メモリ
素子の技術の発展に伴い主記憶容量の増大にとも
ない益々増大する傾向にある。

一方アドレス変換ユニツトは100〜500ワード程
度の容量でバツフアユニツトの容量に較べ２桁小
さい。従つて、命令とデータとのアドレス変換ユ
ニツトを分割したとき、分割しない場合の２倍の
容量をもつてもバツフアユニツトを２倍もつ場合
と較べてコスト的に比較にならない。

本発明を用いると、中央処理装置のパイプライ
ン制御を深くでき、プログラムの広汎な特性に対
してよいバツフアメモリミスヒツト率を与え、ク
ロツク間隔の短縮が出来、結果として中央処理装
置の性能の向上を達成できる。

【図面の簡単な説明】

第１図は、従来方式によるデータ処理装置を示
す図、第２図は第１図の詳細な構成を示す図、第
３図は本発明の第１の実施例を示す図、第４図は
第３図の装置の部分的な変形例を示す図、第５図
は、本発明を適用した一例を示す図、第６図は論
理アドレスから実アドレスに変換する論理プロセ
スを示す図、第７図は本発明の第２の実施例を示
す図、第８図は第７図の装置の部分的な変形例を
示す図および第９図は第３図および第７図の部分
的に変形例を示す図である。 第１図から第９図において、１……命令読出・
制御ユニツト、２……命令読出・オペランドアド
レス生成ユニツト、３……演算制御ユニツト、４
……アドレス変換ユニツト、５……バツフアユニ
ツト、６……主記憶ユニツト、７……２次バツフ
アユニツト、１４，２３，２４，３４，４５，４
６，５２，５３，５６，６２，６３，６５……信
号線、１０１……命令アドレスレジスタ、２０１
……命令レジスタ、２０２……命令解読手段、２
０３……インデツクスメモリ、２０４……ベース
アドレスメモリ、２０５，２０７……オペランド
アドレス生成手段、２０６……レジスタ、４０１
……論理アドレスレジスタ、４０２……アドレス
変換手段、４０３……判別手段、４０６，４０５
……セレクタ、４０６，４０７……セグメント／
ページ切換え検出手段、５０１……実アドレスレ
ジスタ、５０２……バツフアメモリ、５０３……
ローカルレジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 一つの命令に対して第１の段階、第２の段
   階、および第３の段階と順次制御を行なうパイプ
   ライン制御型データ処理装置において、 命令およびデータを記憶する記憶手段と、 この記憶手段に接続され前記記憶手段に記憶さ
   れた命令の一部の写しを格納する命令格納手段
   と、 この命令格納手段の格納容量と同一の格納容量
   を有し前記記憶手段に接続され前記記憶手段に記
   憶されたデータの一部の写しを格納するデータ格
   納手段と、 前記第１の段階において前記命令格納手段をア
   クセスする第１のアクセス手段と、 前記第２および第３の段階の少なくとも一つに
   おいて外部から与えられる読出要求が命令読出要
   求か否かを判別する判別手段と、 この判別手段で命令読出要求と判別されたとき
   前記命令格納手段をアクセスする第２のアクセス
   手段と、 前記判別手段で命令読出要求と判別されないと
   き前記データ格納手段をアクセスする第３のアク
   セス手段とを備え、 前記第１のアクセス手段によるアクセスと前記
   第３のアクセス手段によるアクセスとを並行して
   行ないうることを特徴とするデータ処理装置。