JPH0246156Y2 - - Google Patents
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- Publication number
- JPH0246156Y2 JPH0246156Y2 JP7461386U JP7461386U JPH0246156Y2 JP H0246156 Y2 JPH0246156 Y2 JP H0246156Y2 JP 7461386 U JP7461386 U JP 7461386U JP 7461386 U JP7461386 U JP 7461386U JP H0246156 Y2 JPH0246156 Y2 JP H0246156Y2
- Authority
- JP
- Japan
- Prior art keywords
- jack
- switch
- input side
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 238000010586 diagram Methods 0.000 description 3
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- Stereophonic Arrangements (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は、モノラル信号を考慮したステレオ入
力回路に関する。
力回路に関する。
この種のステレオ入力回路として、強制切換ス
イツチを使用しないものとして、第２図に示すよ
うに、スイツチ１ａ付きのＲチヤンネル入力フオ
ノピン用のジヤツク１とＬチヤンネル入力用のス
イツチなしのジヤツク２とを用い、ジヤツク２の
出力をジヤツク１の入力側１ａに接続したものが
ある。３はＲチヤンネル出力端子、４はＬチヤン
ネル出力端子である。
イツチを使用しないものとして、第２図に示すよ
うに、スイツチ１ａ付きのＲチヤンネル入力フオ
ノピン用のジヤツク１とＬチヤンネル入力用のス
イツチなしのジヤツク２とを用い、ジヤツク２の
出力をジヤツク１の入力側１ａに接続したものが
ある。３はＲチヤンネル出力端子、４はＬチヤン
ネル出力端子である。
この回路では、ステレオ入力の場合は、両ジヤ
ツク１，２にステレオ出力コードののフオノピン
を各々接続すれば、スイツチ１ａがオープンとな
つて、Ｒ，Ｌに分離したステレオ信号をそのまま
入力して出力端子３，４に伝達することができ
る。
ツク１，２にステレオ出力コードののフオノピン
を各々接続すれば、スイツチ１ａがオープンとな
つて、Ｒ，Ｌに分離したステレオ信号をそのまま
入力して出力端子３，４に伝達することができ
る。
一方、モノラル入力の場合には、Ｌチヤンネル
入力用のジヤツク２に、そのフオノピンを接続す
れば、そこからのモノラル入力信号が両出力端子
３，４に分岐して出力するようになる。
入力用のジヤツク２に、そのフオノピンを接続す
れば、そこからのモノラル入力信号が両出力端子
３，４に分岐して出力するようになる。
ところで、現在では、１個の機器の表側と裏側
に各々１組のステレオ入力部分が設けられたもの
があり、このような機器に対してモノラル対応を
図るためにには、上記した回路を単に並列接続し
ただけでは実現できない。
に各々１組のステレオ入力部分が設けられたもの
があり、このような機器に対してモノラル対応を
図るためにには、上記した回路を単に並列接続し
ただけでは実現できない。
本考案の目的は、２組のステレオ入力として構
成しても、モノラル対応が図れるようにすること
である。
成しても、モノラル対応が図れるようにすること
である。
このために本考案は、第一の入力側及び第二の
入力側の各々にスイツチ付きジヤツクとスイツチ
なしジヤツクを設け、両スイツチなしジヤツクの
出力側を第一のチヤンネルの出力端子に共通接続
すると共に、第二の入力側のスイツチ付きジヤツ
クの出力を第二の出力端子に接続し、第一の入力
側のスイツチ付きジヤツクの出力を上記第二の入
力側のスイツチ付きジヤツクのスイツチに接続
し、且つ上記第一の入力側のスイツチなしジヤツ
クの出力を上記第一の入力側のスイツチ付きジヤ
ツクのスイツチに接続して構成した。
入力側の各々にスイツチ付きジヤツクとスイツチ
なしジヤツクを設け、両スイツチなしジヤツクの
出力側を第一のチヤンネルの出力端子に共通接続
すると共に、第二の入力側のスイツチ付きジヤツ
クの出力を第二の出力端子に接続し、第一の入力
側のスイツチ付きジヤツクの出力を上記第二の入
力側のスイツチ付きジヤツクのスイツチに接続
し、且つ上記第一の入力側のスイツチなしジヤツ
クの出力を上記第一の入力側のスイツチ付きジヤ
ツクのスイツチに接続して構成した。
以下、本考案の実施例について説明する。第１
図はその一実施例のステレオ入力回路を示す図で
ある。本実施例では、第一の入力側としての前面
入力側をスイツチ５ａ付きのジヤツク５とスイツ
チなしのジヤツク６で、また第二の入力側として
の背面入力側をスイツチ７ａ付きのジヤツク７と
スイツチなしのジヤツク８で構成し、上記スイツ
チ５ａの接点をスイツチなしのジヤツク６，８の
出力側に接続すると共に、スイツチ７ａの接点を
ジヤツク５の出力側に接続し、更にジヤツク７，
８の出力側を出力端子９，１０に接続し、更にジ
ヤツク５〜７の出力側にはターミネータとしての
高抵抗Ｒ１〜Ｒ３を接続した。
図はその一実施例のステレオ入力回路を示す図で
ある。本実施例では、第一の入力側としての前面
入力側をスイツチ５ａ付きのジヤツク５とスイツ
チなしのジヤツク６で、また第二の入力側として
の背面入力側をスイツチ７ａ付きのジヤツク７と
スイツチなしのジヤツク８で構成し、上記スイツ
チ５ａの接点をスイツチなしのジヤツク６，８の
出力側に接続すると共に、スイツチ７ａの接点を
ジヤツク５の出力側に接続し、更にジヤツク７，
８の出力側を出力端子９，１０に接続し、更にジ
ヤツク５〜７の出力側にはターミネータとしての
高抵抗Ｒ１〜Ｒ３を接続した。
よつて、ステレオの１対のフオノピンを前面入
力側のジヤツク５，６に接続すれば、ジヤツク５
のスイツチ５ａはオープンとなり、Ｒチヤンネル
信号はそのジヤツク５→ジヤツク７のスイツチ７
ａ→出力端子９に伝達され、またＬチヤンネル信
号はジヤツク６→出力端子１０に伝達される。
力側のジヤツク５，６に接続すれば、ジヤツク５
のスイツチ５ａはオープンとなり、Ｒチヤンネル
信号はそのジヤツク５→ジヤツク７のスイツチ７
ａ→出力端子９に伝達され、またＬチヤンネル信
号はジヤツク６→出力端子１０に伝達される。
また、同様のフオノピンを背面入力側のジヤツ
ク７，８に接続すると、ジヤツク７のスイツチ７
ａはオープンとなり、Ｒチヤンネル信号、Ｌチヤ
ンネル信号ともにそのまま出力端子９，１０に伝
達される。
ク７，８に接続すると、ジヤツク７のスイツチ７
ａはオープンとなり、Ｒチヤンネル信号、Ｌチヤ
ンネル信号ともにそのまま出力端子９，１０に伝
達される。
更に、モノラル用のフオノピンを前面入力側の
ジヤツク６に接続すると、一部は直接出力端子１
０に伝達され、残りはジヤツク６→ジヤツク５の
スイツチ５ａ→ジヤツク７のスイツチ７ａ→出力
端子９に伝達される。
ジヤツク６に接続すると、一部は直接出力端子１
０に伝達され、残りはジヤツク６→ジヤツク５の
スイツチ５ａ→ジヤツク７のスイツチ７ａ→出力
端子９に伝達される。
更に、モノラル用のフオノピンを背面入力側の
ジヤツク８に接続すると、一部は直接出力端子１
０に伝達され、残りはジヤツク８→ジヤツク５の
スイツチ５ａ→ジヤツク７のスイツチ７ａ→出力
端子９に伝達される。
ジヤツク８に接続すると、一部は直接出力端子１
０に伝達され、残りはジヤツク８→ジヤツク５の
スイツチ５ａ→ジヤツク７のスイツチ７ａ→出力
端子９に伝達される。
以上から本考案によれば、第一の入力側、第二
の入力側の何れの側にステレオ入力、モノラル入
力の信号を接続しても、出力端子９，１０にその
ままの信号を出力させることができる。
の入力側の何れの側にステレオ入力、モノラル入
力の信号を接続しても、出力端子９，１０にその
ままの信号を出力させることができる。
第１図は本考案の一実施例のステレオ入力回路
の回路図、第２図は従来の同回路の回路図であ
る。 １，２，５，６，７，８……ジヤツク、１ａ，
５ａ，７ａ……スイツチ、３，４，９，１０……
出力端子。
の回路図、第２図は従来の同回路の回路図であ
る。 １，２，５，６，７，８……ジヤツク、１ａ，
５ａ，７ａ……スイツチ、３，４，９，１０……
出力端子。
Claims (1)
- 【実用新案登録請求の範囲】 (1) 第一の入力側及び第二の入力側の各々にスイ
ツチ付きジヤツクとスイツチなしジヤツクを設
け、両スイツチなしジヤツクの出力側を第一の
チヤンネルの出力端子に共通接続すると共に、
第二の入力側のスイツチ付きジヤツクの出力を
第二の出力端子に接続し、第一の入力側のスイ
ツチ付きジヤツクの出力を上記第二の入力側の
スイツチ付きジヤツクのスイツチに接続し、且
つ上記第一の入力側のスイツチなしジヤツクの
出力を上記第一の入力側のスイツチ付きジヤツ
クのスイツチに接続して構成したことを特徴と
するステレオ入力回路。 (2) 上記ジヤツクの１以上が、その出力側と接地
間に高抵抗を有することを特徴とする実用新案
登録請求の範囲第１項記載のステレオ入力回
路。 (3) 上記スイツチなしのジヤツクが、ステレオの
Ｌチヤンネル用兼モノラル用であることを特徴
とする実用新案登録請求の範囲第１項記載のス
テレオ入力回路。 (4) 上記第一入力側が前面入力側、第二の入力側
が背面入力側であることを特徴とする実用新案
登録請求の範囲第１項記載のステレオ入力回
路。 (5) 上記第一の出力端子がＬチヤンネル用、上記
第二の出力端子がＲチヤンネル用であることを
特徴とする実用新案登録請求の範囲第１項記載
のステレオ入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7461386U JPH0246156Y2 (ja) | 1986-05-20 | 1986-05-20 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7461386U JPH0246156Y2 (ja) | 1986-05-20 | 1986-05-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62188898U JPS62188898U (ja) | 1987-12-01 |
| JPH0246156Y2 true JPH0246156Y2 (ja) | 1990-12-05 |
Family
ID=30919985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7461386U Expired JPH0246156Y2 (ja) | 1986-05-20 | 1986-05-20 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0246156Y2 (ja) |
-
1986
- 1986-05-20 JP JP7461386U patent/JPH0246156Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62188898U (ja) | 1987-12-01 |
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