JPH0245936A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPH0245936A JPH0245936A JP19682788A JP19682788A JPH0245936A JP H0245936 A JPH0245936 A JP H0245936A JP 19682788 A JP19682788 A JP 19682788A JP 19682788 A JP19682788 A JP 19682788A JP H0245936 A JPH0245936 A JP H0245936A
- Authority
- JP
- Japan
- Prior art keywords
- silicon layer
- insulating film
- layer
- amorphous silicon
- insulation film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000010409 thin film Substances 0.000 title claims description 25
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 17
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 17
- 239000010703 silicon Substances 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 230000001678 irradiating effect Effects 0.000 claims abstract description 3
- 239000010408 film Substances 0.000 claims description 50
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 2
- 238000010030 laminating Methods 0.000 claims description 2
- 238000005530 etching Methods 0.000 abstract description 2
- 238000009751 slip forming Methods 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 9
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
液晶表示装置のスイッチ素子に適する薄膜トランジスタ
の製造方法に関する。
の製造方法に関する。
【［、従来の技術］
従来の技術としては特開昭６５−９９６７号公報に記載
されたものがある。これは第３図（α）に示すように半
導体層１１を成膜し、同図Ｃｂ）に示すように半導体層
１１を島状に残し、同図（Ｃ）におけるようにソース電
極１２とドレイン電極１３を形成した後、同図（ｄ）に
示すようにゲート絶縁膜１４を積層し、同図Ｃｅ−’）
においてゲート電極７を構成し、同図（１）においてフ
ンタクト・ホール１５を構成し、同図（ダ）において
の薄膜トランジスタを実現しうる薄膜トランジス表示
画素電極１６を構成するというものである。 、夕の製
造方法を提供することを目的としている。
されたものがある。これは第３図（α）に示すように半
導体層１１を成膜し、同図Ｃｂ）に示すように半導体層
１１を島状に残し、同図（Ｃ）におけるようにソース電
極１２とドレイン電極１３を形成した後、同図（ｄ）に
示すようにゲート絶縁膜１４を積層し、同図Ｃｅ−’）
においてゲート電極７を構成し、同図（１）においてフ
ンタクト・ホール１５を構成し、同図（ダ）において
の薄膜トランジスタを実現しうる薄膜トランジス表示
画素電極１６を構成するというものである。 、夕の製
造方法を提供することを目的としている。
［発明が解決しようとする課題］
しかし、かかる従来のコプレーナ型薄膜トランジスタの
製造方法によると、第３図Ｃｂ”）におけるように、薄
膜トランジスタのチャネル部分を構成する半導体層１１
０表面は、直接外部の大気にさらされ、さらに第３図（
（−）に示すようにソース電極１２とドレイン電極１３
の形成の際に、半導体層１１０表面が汚染され、第５図
（ｄ）においてゲート絶縁膜１４が形成されると、半導
体層１１表面とゲート絶縁膜１４との界面に、固定電荷
がトラップ準位を形成する原因となり、薄膜トランジス
タの性能を悪化させ、その寿命を縮める原因になるとい
う問題点を有していた。
製造方法によると、第３図Ｃｂ”）におけるように、薄
膜トランジスタのチャネル部分を構成する半導体層１１
０表面は、直接外部の大気にさらされ、さらに第３図（
（−）に示すようにソース電極１２とドレイン電極１３
の形成の際に、半導体層１１０表面が汚染され、第５図
（ｄ）においてゲート絶縁膜１４が形成されると、半導
体層１１表面とゲート絶縁膜１４との界面に、固定電荷
がトラップ準位を形成する原因となり、薄膜トランジス
タの性能を悪化させ、その寿命を縮める原因になるとい
う問題点を有していた。
そこで、本発明は従来のこのような問題点を解決するた
め、薄膜トランジスタのチャネル部分となる半導体層１
１の表面を、工程中外部の大気にさらすことなく高性能
かつ長寿命のコプレーナ型［課頴を解決するための手段
］ 上記課頴を解決するため、本発明の薄膜トランジスタの
製造方法は、絶縁性基体上におけるコプレーナ型薄膜ト
ランジスタの製造方法において、前記絶縁性基体上に半
導体層となる非晶質シリコン層と前記非晶質シリコン層
上の第１の絶縁膜を連続成膜する工程と、前記第１の絶
縁膜の上層の一部を取り除き前記第１の絶縁膜に凹部を
構成する工程と、前記非晶質シリコン層と前記第１の絶
縁膜にレーザ照射を行ない前記非晶質シリコン層を多結
晶シリコン層に変換する工程と、前記第１の絶縁膜を島
状に残す工程と低抵抗シリコン層を前記多結晶シリコン
層上と前記第１の絶縁膜上に積層する工程と、前記低抵
抗シリコン層と前記多結晶シリコン層を島状に残し、同
時に前記不純物を含有するシリコン層と前記多結晶シリ
コン層の端部をテーパー面とする工程と、第２の絶縁膜
を積層する工程と、前記第２の絶縁膜上にゲート電極を
構成する工程とを含むことを特徴とする。
め、薄膜トランジスタのチャネル部分となる半導体層１
１の表面を、工程中外部の大気にさらすことなく高性能
かつ長寿命のコプレーナ型［課頴を解決するための手段
］ 上記課頴を解決するため、本発明の薄膜トランジスタの
製造方法は、絶縁性基体上におけるコプレーナ型薄膜ト
ランジスタの製造方法において、前記絶縁性基体上に半
導体層となる非晶質シリコン層と前記非晶質シリコン層
上の第１の絶縁膜を連続成膜する工程と、前記第１の絶
縁膜の上層の一部を取り除き前記第１の絶縁膜に凹部を
構成する工程と、前記非晶質シリコン層と前記第１の絶
縁膜にレーザ照射を行ない前記非晶質シリコン層を多結
晶シリコン層に変換する工程と、前記第１の絶縁膜を島
状に残す工程と低抵抗シリコン層を前記多結晶シリコン
層上と前記第１の絶縁膜上に積層する工程と、前記低抵
抗シリコン層と前記多結晶シリコン層を島状に残し、同
時に前記不純物を含有するシリコン層と前記多結晶シリ
コン層の端部をテーパー面とする工程と、第２の絶縁膜
を積層する工程と、前記第２の絶縁膜上にゲート電極を
構成する工程とを含むことを特徴とする。
［実施例コ
以下に本発明の実施例を図面にもとづいて説明する。第
１図（α）において、絶縁性基体１上に非晶質シリコン
層２と第１の絶縁膜５を連続成膜する。第１の絶縁膜５
としては窒化シリコン膜や二酸化シリコン層あるいは酸
素を含有する窒化シリコン膜のいずれでもよく、非晶質
シリコン層２と第１の絶縁膜３はプラズマ０ＶＤ装置や
ＫＯＲＯＶＤ装置及び減圧ＯＶＤ装置によって連続的に
成膜する。このため、後に薄膜トランジスタのチャネル
部分を構成する非晶質シリコン層２０表面は、大気にさ
らされることもなく大気中のゴミなどが付着することも
ない。
１図（α）において、絶縁性基体１上に非晶質シリコン
層２と第１の絶縁膜５を連続成膜する。第１の絶縁膜５
としては窒化シリコン膜や二酸化シリコン層あるいは酸
素を含有する窒化シリコン膜のいずれでもよく、非晶質
シリコン層２と第１の絶縁膜３はプラズマ０ＶＤ装置や
ＫＯＲＯＶＤ装置及び減圧ＯＶＤ装置によって連続的に
成膜する。このため、後に薄膜トランジスタのチャネル
部分を構成する非晶質シリコン層２０表面は、大気にさ
らされることもなく大気中のゴミなどが付着することも
ない。
次に第１図（ｂ）に示すように第１の絶縁膜３の上層の
一部をエツチングして取り除き、第１の絶縁膜６に凹部
分を形成する。この第１の絶縁膜３の凹部分の薄い部分
を、薄膜トランジスタのゲート絶縁膜の一部に使う。
一部をエツチングして取り除き、第１の絶縁膜６に凹部
分を形成する。この第１の絶縁膜３の凹部分の薄い部分
を、薄膜トランジスタのゲート絶縁膜の一部に使う。
次の工程では、第１図（ｃ）におけるように、第１の絶
縁膜６の凹部分より広い面積のビーム径を有するレーザ
・ビーム装置を使って、レーザ照射し、第１の絶縁膜６
の凹部分の薄い膜の直下にある非晶質シリコン層２を優
先的に大粒径を有する多結晶シリコン層４に変換する。
縁膜６の凹部分より広い面積のビーム径を有するレーザ
・ビーム装置を使って、レーザ照射し、第１の絶縁膜６
の凹部分の薄い膜の直下にある非晶質シリコン層２を優
先的に大粒径を有する多結晶シリコン層４に変換する。
レーザ照射を行なうと、第１の絶縁膜３の凹部分の厚膜
直下の非晶質シリコン層２に蓄積される熱は、熱伝導率
の悪い第１の絶縁膜３の方にあまり伝導することができ
ず、それに比べ、第１の絶縁膜６の凹部分の薄膜直下の
非晶質シリコン層２の熱は、より伝導しやすく薄膜部の
第１の絶縁膜３を通して外部へ熱幅射を起こして容易に
熱を失ない、第２図に見られるような温度勾配が非晶質
シリコン層２に発生することになる。この温度勾配があ
るために、第１の絶縁膜３の凹部分の薄膜直下にあるシ
リコン層１７はレーザ照射によって溶解した後、他の厚
膜直下のシリコン層１７に比べ優先的に冷えて結晶化し
、大粒径の結晶粒を形成することになる。
直下の非晶質シリコン層２に蓄積される熱は、熱伝導率
の悪い第１の絶縁膜３の方にあまり伝導することができ
ず、それに比べ、第１の絶縁膜６の凹部分の薄膜直下の
非晶質シリコン層２の熱は、より伝導しやすく薄膜部の
第１の絶縁膜３を通して外部へ熱幅射を起こして容易に
熱を失ない、第２図に見られるような温度勾配が非晶質
シリコン層２に発生することになる。この温度勾配があ
るために、第１の絶縁膜３の凹部分の薄膜直下にあるシ
リコン層１７はレーザ照射によって溶解した後、他の厚
膜直下のシリコン層１７に比べ優先的に冷えて結晶化し
、大粒径の結晶粒を形成することになる。
次工程として第１の絶縁膜３の凹部分の薄い部分の一部
を島状に残す。
を島状に残す。
さらに、次に第１図（ｄ）に示すように低抵抗シリコン
層５を積層する。
層５を積層する。
積層した低抵抗シリコン層５は第１図Ｃｍ）に示すよう
に多結晶シリコン層４と共に島状に残される。この残っ
た低抵抗シリコン層５は薄膜トランジスタのソース電極
とドレイン電極となる部分である。
に多結晶シリコン層４と共に島状に残される。この残っ
た低抵抗シリコン層５は薄膜トランジスタのソース電極
とドレイン電極となる部分である。
次に、第１図（１）におけるように第２の絶縁膜６をｔ
２．膜して、第１の絶縁膜６と第２の絶縁膜６の二層よ
りなる薄膜トランジスタのゲート絶縁膜を形成した後、
第１図（ｇ）におけるように、ゲート電極７を構成して
薄膜トランジスタが完成する。
２．膜して、第１の絶縁膜６と第２の絶縁膜６の二層よ
りなる薄膜トランジスタのゲート絶縁膜を形成した後、
第１図（ｇ）におけるように、ゲート電極７を構成して
薄膜トランジスタが完成する。
［発明の効果コ
本発明の薄膜トランジスタの製造方法は、以上説明した
ように、第１の絶縁膜とチャネル部を構成する多結晶シ
リコン層となる非晶質シリコン層を連続成膜し、非晶質
シリコン層の表面を保護し、さらに、第１の絶縁膜の膜
厚の差によって生じるレーザ照射時の熱勾配を使って、
チャネル部の非晶質シリコン層を大粒径の多結晶シリコ
ン層に変換するという簡単な製造方法により、高性能で
長寿命なコプレーナ型の薄膜トランジスタを実現し５る
効果がある。
ように、第１の絶縁膜とチャネル部を構成する多結晶シ
リコン層となる非晶質シリコン層を連続成膜し、非晶質
シリコン層の表面を保護し、さらに、第１の絶縁膜の膜
厚の差によって生じるレーザ照射時の熱勾配を使って、
チャネル部の非晶質シリコン層を大粒径の多結晶シリコ
ン層に変換するという簡単な製造方法により、高性能で
長寿命なコプレーナ型の薄膜トランジスタを実現し５る
効果がある。
第１図（α）〜（ｙ）は、本発明の薄膜トランジスタの
製造方法を示す縦断面図。 第２図（α） （ｂ）は、本発明の薄膜トランジスタの
製造方法の工程を説明するためのレーザ照射時の熱勾配
図。 第３図（α）〜（！１）は、従来の薄膜トランジスタの
製造方法を示す縦断面図。 １・・・・・・・・・絶縁性基体 ２・・・・・・・・・非晶質シリコン層３・・・・・・
・・・第１の絶縁膜 ４・・・・・・・・・多結晶シリコン層５・・・・・・
・・・低抵抗シリコン層６・・・・・・・・・第２の絶
縁膜 ７・・・・・・・・・ゲート電極 ８・・・・・・・・・温度勾配曲線 ９・・・・・・・・・基 板 １Ｄ・・・・・・パッシベーション膜 １１・・・・・・半導体層 １２・・・・・・ソース電極 １５・・・・・・ドレイン電極 １４・・・・・・ゲート絶縁膜 １５・・・・・・コンタクト・ホール １６・・・・・・表示画素電極 １７・・・・・・シリコン層 レーヤ゛す、射 以上
製造方法を示す縦断面図。 第２図（α） （ｂ）は、本発明の薄膜トランジスタの
製造方法の工程を説明するためのレーザ照射時の熱勾配
図。 第３図（α）〜（！１）は、従来の薄膜トランジスタの
製造方法を示す縦断面図。 １・・・・・・・・・絶縁性基体 ２・・・・・・・・・非晶質シリコン層３・・・・・・
・・・第１の絶縁膜 ４・・・・・・・・・多結晶シリコン層５・・・・・・
・・・低抵抗シリコン層６・・・・・・・・・第２の絶
縁膜 ７・・・・・・・・・ゲート電極 ８・・・・・・・・・温度勾配曲線 ９・・・・・・・・・基 板 １Ｄ・・・・・・パッシベーション膜 １１・・・・・・半導体層 １２・・・・・・ソース電極 １５・・・・・・ドレイン電極 １４・・・・・・ゲート絶縁膜 １５・・・・・・コンタクト・ホール １６・・・・・・表示画素電極 １７・・・・・・シリコン層 レーヤ゛す、射 以上
Claims (1)
- 絶縁性基体上におけるコプレーナ型薄膜トランジスタの
製造方法において、前記絶縁性基体上に半導体層となる
非晶質シリコン層と前記非晶質シリコン層上の第１の絶
縁膜を連続成膜する工程と、前記第１の絶縁膜の上層の
一部を取り除き前記第１の絶縁膜に凹部を構成する工程
と、前記非晶質シリコン層と前記第１の絶縁膜にレーザ
照射を行ない前記非晶質シリコン層を多結晶シリコン層
に変換する工程と、前記第１の絶縁膜を島状に残す工程
と低抵抗シリコン層を前記多結晶シリコン層上と前記第
１の絶縁膜上に積層する工程と、前記低抵抗シリコン層
と前記多結晶シリコン層を島状に残し、同時に前記不純
物を含有するシリコン層と前記多結晶シリコン層の端部
をテーパー面とする工程と、前記低抵抗シリコン層上と
前記第１の絶縁膜上に第２の絶縁膜を積層する工程と、
前記第２の絶縁膜上にゲート電極を構成する工程とを含
むことを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19682788A JPH0245936A (ja) | 1988-08-05 | 1988-08-05 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19682788A JPH0245936A (ja) | 1988-08-05 | 1988-08-05 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0245936A true JPH0245936A (ja) | 1990-02-15 |
Family
ID=16364324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19682788A Pending JPH0245936A (ja) | 1988-08-05 | 1988-08-05 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0245936A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9167935B2 (en) | 2010-07-14 | 2015-10-27 | Mds Global Holding Plc | Mixed beverage preparation and dispensing |
-
1988
- 1988-08-05 JP JP19682788A patent/JPH0245936A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9167935B2 (en) | 2010-07-14 | 2015-10-27 | Mds Global Holding Plc | Mixed beverage preparation and dispensing |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7605022B2 (en) | Methods of manufacturing a three-dimensional semiconductor device and semiconductor devices fabricated thereby | |
| EP0331811A2 (en) | Semiconductor devices with silicon-on-insulator structures | |
| JPS59208783A (ja) | 薄膜トランジスタ | |
| JP2004014875A5 (ja) | ||
| JP2700277B2 (ja) | 薄膜トランジスタの作製方法 | |
| JPH1050607A (ja) | 半導体装置の製造方法 | |
| JP2502789B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPS60150618A (ja) | 半導体装置の製造方法 | |
| JPH0245936A (ja) | 薄膜トランジスタの製造方法 | |
| JPH023308B2 (ja) | ||
| JPS61263273A (ja) | 薄膜半導体装置の製造方法 | |
| JP3055782B2 (ja) | 薄膜トランジスタの製造方 | |
| JPH08148692A (ja) | 薄膜半導体装置の製造方法 | |
| JPH07312426A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP2734359B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP2004303766A (ja) | 半導体装置の製造方法 | |
| JP2000068518A (ja) | 薄膜トランジスタの製造方法 | |
| JPH0467336B2 (ja) | ||
| JPS5837934A (ja) | 半導体装置の製造方法 | |
| JPH03132041A (ja) | 半導体装置の製造方法 | |
| JP2003133328A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH07302913A (ja) | 半導体装置の製造方法 | |
| JPH07193245A (ja) | 薄膜トランジスタの製造方法 | |
| JPH0294624A (ja) | 半導体装置 | |
| JPH1020337A (ja) | 半導体装置の製造方法 |