JPH0244768A - 三次元構造の半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はマスクＲＯＭなどの半導体メモリ装置に関する
ものである。

（従来の技術） マスクＲＯＭやＥＰＲＯＭ、ＥＥＰＲＯＭでは。

メモリセルの情報を読み出すためにドレイン領域にはビ
ットラインと接続するためのコンタクトが必要である。

第４図及び第５図はマスクＲＯＭの一例を表わす。

３０はＰ−型シリコン基板であり、フィールド酸化ｇ３
１で囲まれたフィールド領域にメモリセルを構成するソ
ース領域３２とドレイン領域３３がＮ０型不純物拡散領
域として形成されている。

両拡散領域３２．３３間のチャネル領域上にはゲート酸
化膜３４を介してゲート電極３５が設けられている。ゲ
ート電″極３５は複数のメモリセルに共用され、ワード
ラインとして働く、３６は層間絶縁膜であり、３７はビ
ットラインとなるメタル配線であり、ビットライン３７
とドレイン領域３３がコンタクト３７ａによって接続さ
れている。

（発明が解決しようとする課題） 上記のメモリセルでは、各メモリセルにビットライン３
７と接続するためのコンタクト３７ａが必要であるため
、メモリセルの面積が大きくなり、メモリアレイを高密
度化する上で障害となる。

そこで、各メモリセルごとのコンタクトを不要にするた
めに、ソース領域とドレイン領域を互いに平行な帯状領
域として形成し、ワードラインはそれらの帯状領域に直
交する方向（チャネル長方向）に形成した半導体メモリ
装置が提案されている（特開昭６１−２８７１６４号公
報参照）。

本発明は上記の引用文献のようにメモリセルごとにコン
タクトを設けない方式のメモリセルを用い、三次元構造
にすることにより集積密度を一層上げることを目的とす
るものである。

（課題を解決するための手段） 本発明では引用文献のように構成されたメモリアレイ上
に絶縁膜を介して単結晶シリコン膜を形成し、その単結
晶シリコン膜に下層のメモリアレイのワードラインを共
用するメモリアレイを構成したものである。

すなわち、本発明では、基板に不純物拡散によりソース
領域とドレイン領域が互いに平行な帯状領域として形成
され、基板上には絶縁膜を介して前記帯状領域に直交す
る方向にゲート電極が形成されて下層メモリセルが構成
され、前記ゲート電極上からは絶縁膜を介して単結晶シ
リコン膜が形成されており、前記単結晶シリコン膜には
不純物拡散により互いに平行で、かつ、前記ゲート電極
と直交する方向にソース領域とドレイン領域が帯状領域
として形成されて前記ゲート電極との間に上層メモリセ
ルが構成されている。

（作用） ワードラインとなるゲート電極を挾んで下層及び上層に
メモリセルが構成される。両層のメモリセルにはチャネ
ル領域へのイオン注入によるしきい値電圧の変化などの
従来の書込み方式により情報を書き込んでおく。

メモリセルの読み出しにはワードラインを選択し、その
下層と上層の帯状ドレイン領域の両方又は一方の電流を
検出する。

（実施例） 第１図は本発明をＮチャネル型マスクＲＯＭに適用した
実施例を表わす。Ｐチャネル型の場合は導電型が逆にな
る点を除いて同じ構造をしている。

第２図は第１図の実施例を記号で表わしたものである。

１はＰ”型シリコン基板であり、表面には互いに平行な
Ｎ１型不純物拡散領域２，３，４．５が帯状（紙面垂直
方向）に形成されている。帯状領域２と帯状領域３が対
をなし、帯状領域４と帯状領域５が対をなす。帯状領域
２，４がソース領域、帯状領域３，５がドレイン領域で
ある。ソース領域２，４は電源端子に接続され、ドレイ
ン領域３゜５はビットラインを兼ね、センスアンプに接
続される。

基板１上にはゲート酸化膜１１が形成され、その上に多
結晶シリコン膜にてなるワードライン１０が帯状領域２
，３，４．５に直交する方向に形成されている。ワード
ライン１０はメモリセルではゲート電極となり、ソース
領域２．・・・・・・４．ドレイン領域３．・・・・・
・５との間にメモリセルＭ１□。

・・・・・Ｍ工ｎを構成している。

ワードライン１０上には絶縁膜１２が設けられている。

この絶縁膜１２はワードライン１０のない部分では基板
上の絶縁膜１１と一体化している。

絶縁膜１２上には単結晶シリコン膜１３が形成されてい
る。単結晶シリコン膜１３には不純物拡散領域によって
Ｐ−領域１４とＮ０領域６，７，８゜９が形成され、Ｎ
１領域６，７，８．９がワードライン１０と直交する方
向に帯状に形成されて帯状領域６，８がソース領域、帯
状領域７，９がドレイン領域となっている。ワードライ
ン１０とソース領域６．・・・・・・８．ドレイン領域
７．・・・・・・９との間にメモリセルＭ２□、・・・
・・・Ｍ２ｎを構成している。

これらのメモリセルＭ２１．・・・・・・Ｍ２ｎ、Ｍよ
、。

・・・・・・Ｍ□ｎにはＲＯＭコードを決めるために対
応するメモリセルにイオン注入が施されている。例えば
メモリセルＭｌｌ、ｋにはイオン注入は施されず、その
しきい値電圧が０．５〜１ｖ程度であり、メモリセル間
工ｎ、Ｍ、ｎにはイオン注入が施されてそのしきい値電
圧が７〜８ｖ程度になっている。

次に１本実施例の製造方法を第３図を参照して説明する
。

（Ａ）Ｐ−型シリコン基板１上にゲート酸化膜１１を形
成し、ソース領域とドレイン領域を帯状領域として形成
するために写真製版によってレジストパターン２０を形
成する。レジストパターン２０をマスクにしてイオン注
入を行なう、このイオン注入は例えばリン又は砒素をＩ
　Ｘ　１０１ｓ〜５Ｘ１０”／ａｍ２程度のドーズ量で
行ない、ドライブを行なって拡散領域２，３，４．５を
形成する。

ただし、ドライブ工程は後の工程で行なわれる多結晶シ
リコン膜の酸化工程やＰＳＧ膜のフロー工程などの熱処
理工程で兼ねるようにしてもよい。

（Ｂ）レジスト２０を除去し、再度レジストパターンを
形成してメモリトランジスタのしきい値制御を行なうた
めのチャネルドープ用イオン注入を行なう。

その後、減圧ＣＶＤ法により多結晶シリコン膜を堆積し
、写真製版とエツチングによってパターン化を施してゲ
ート電極を兼ねるワードライン１０を形成する。ワード
ライン１ｏは拡散領域２゜３．４．５と直交する方向で
ある。

その後、酸化性雰囲気でワードライン１０の表面を酸化
してシリコン酸化膜１２を形成する。

（Ｃ）ＲＯＭコードを決めるイオン注入のためにＲＯＭ
コードに応じて開口をもつレジストパターン２１を写真
製版で形成する。

このレジストパターン２１をマスクにして例えばボロン
Ｂをイオン注入する。ボロンが注入された部分１５をも
つトランジスタのしきい値電圧が高くなり、イオン注入
されなかったトランジスタのしきい値電圧と識別される
ようになる。

（Ｄ）レジスト２１を除去し、酸化膜１２上に単結晶シ
リコン膜を形成するために、約５０００人の厚さの多結
晶シリコン膜２２を減圧ＣＶＤ法で堆積し、その上に窒
化シリコン膜２３を減圧ＣＶＤ法で堆積した後、冷却媒
体としてポリエチレングリコール２４で表面を被う。

その後、光出力が３Ｗ程度のアルゴンイオンレーザのビ
ームをレンズで集光して多結晶シリコン膜２２を溶融さ
せ、その溶融部分を走査することにより単結晶シリコン
膜１３を形成する。

（Ｅ）単結晶シリコン膜１３の形成後、表面のポリエチ
レングリコール２４、窒化シリコン膜２３を除去し、単
結晶シリコン膜１３にＰ型不純物イオンを低濃度に注入
した後、写真製版でレジストパターンを形成し、Ｎ型不
純物イオンを高濃度に注入することによってＰ−領域１
４とＮ９領域６゜７．８，９を形成する。拡散領域６，
７，８．９はワードライン１０と直交する方向である。

さらにＲＯＭコードに応じて開口をもつレジストパター
ンを形成してＲＯＭコード用のイオン注入１６を行なう
。

その後、従来の工程によりＭ開維縁膜としてＰＳＧ膜を
堆積し、コンタクトホールを形成し、メタル配線を形成
し、パッシベーション膜を形成する。

単結晶シリコン膜１３を形成する工程についてさらに詳
しく構成する。

非晶質又は多結晶のシリコン膜を堆積し、そのシリコン
膜上に冷却媒体を設け、シリコン膜にレーザビームなど
のエネルギービームを照射して溶融させ、その溶融部分
を移動させながら結晶成長させることにより単結晶シリ
コン膜１３が得られる。冷却媒体としては、一般に表面
活性剤として知られる例えばポリエチレングリコール、
ポリエチレンエーテル、ポリエチレンエステル、ポリプ
ロピレンオキシドなどを用いることができる。

第３図（Ｄ）ではシリコン酸化膜１２上に多結晶シリコ
ン膜２２を堆積し、その上にシリコン窒化膜２３を堆積
し、その上に冷却媒体としてポリエチレングリコール２
４を塗布している。

他の方法としては、多結晶シリコン膜２２上のシリコン
窒化膜２３上に約１０００人の厚さのシリコン酸化膜を
例えば減圧ＣＶＤ法により堆積し、その上からポリエチ
レングリコール２４を被覆すし、さらにポリエチレング
リコール２４上に光学ガラス板を載せてもよい。

シリコン窒化膜上にシリコン酸化膜を設けるのは、ポリ
エチレングリコール２４はシリコン窒化膜２３上にある
よりもシリコン酸化膜上にある方が濡れ性がよいためで
ある。

ポリエチレングリコール２４上に光学ガラス板を載せる
のは、ポリエチレングリコール２４の厚さを均一にする
ためである。

実施例はＮチャネル型のメモリ装置であるが、Ｐチャネ
ル型のメモリ装置を製造する場合は導入するイオンを第
３図のものと逆の導電型のものにすればよい。

実施例はマスクＲＯＭの例であるが、本発明はＥＰＲＯ
ＭやＥＥＰＲＯＭに適用することもできる。

（発明の効果） 本発明ではメモリセルごとにピッ１〜ラインとの接続用
のコンタクトをもたないメモリアレイをワードラインを
共用して下層と上層に積み重ねた三次元構造としたので
、メモリアレイの集積度を向上させることができる。

【図面の簡単な説明】

第１図は一実施例を示す断面図、第２図は同実施例を表
わす回路図、第３図（Ａ）から同図（Ｅ）は一実施例の
製造方法を示す断面図、第４図は従来のメモリセルを示
す断面図、第５図は同メモリセルを示す概略平面図であ
る。 １・・・・・・シリコン基板、２，４，６．８・・・・
・・ソース領域、３，５，７．９・・・・・・ドレイン
領域、１０・・・・・・ワードライン、１１．１２・・
・・・・Ｍ９膜、１３・・・・・単結晶シリコン膜、 Ｍｌｌ、Ｍよｎ、Ｍ２□、Ｍ２ｎ”’”’メモリセル。

Claims (1)

【特許請求の範囲】
1. （１）基板に不純物拡散によりソース領域とドレイン領
   域が互いに平行な帯状領域として形成され、基板上には
   絶縁膜を介して前記帯状領域に直交する方向にゲート電
   極が形成されて下層メモリセルが構成され、前記ゲート
   電極上からは絶縁膜を介して単結晶シリコン膜が形成さ
   れており、前記単結晶シリコン膜には不純物拡散により
   互いに平行で、かつ、前記ゲート電極と直交する方向に
   ソース領域とドレイン領域が帯状領域として形成されて
   前記ゲート電極との間に上層メモリセルが構成されてい
   る三次元構造の半導体メモリ装置。