JPH0238875A - テスト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路のテスト回路に関し、特に内部
回路をテストモードに切り換える信号を発生するテスト
回路に関する。

〔従来の技術〕

従来、内部回路をテストモードに切り換える場合、第１
の方法として、テストモードに切り換えるためのビンを
１ビン余分に設け、テストモードに切り換えたい時、そ
のビン（以下テストビンという）、に信号を入力する方
法がとられている。また第２の方法としては、通常の動
作電圧ではテストモードへ切り換わらない回路を用いて
、テストモードへ切り換えない時に通常の動作電圧以上
の電圧を印加する方法がとられている。

この第２の方法のテスト回路としては、第３図に示すタ
イプのテスト回路がある。このテスト回路は、トランジ
スタ１３．１４により構成されるカレントミラー回路に
対して左右対称の負荷トランジスタ回路のトランジスタ
８，９およびトランジスタ１０，１１．入力トランジス
タ１２．１５からなる回路であり、トランジスタ８と１
１．トランジスタ９と１０．トランジスタ】、２ど１５
はサイズが等しくなっている。

入力端子１に電源電圧よりも高い電圧が印加されると、
トランジスタ１２のｇ、が良くなり、その結果トランジ
スタ９に流れる電流が増加して接点１６の電位をもち上
げる。接点１６の電位がインバータ１７のしきい値を越
えると、このインノ〈−タ１７の出力が反転し、テスト
信号出力端子５に「０」が出力される。入力端子１が通
常の入力端子として用いられている場合には、ｒｌ、、
＋が出力されたままとなっている。

また、別のテスト回路としては、第５図に示すタイプの
テスト回路がある。この回路は、直列接続されたＮチャ
ネルトランジスタ２１〜２４とレシオ−インバータ２６
とから構成される。トランジスタ２１〜２３のしきい値
電圧降下により、入力端子１′が通常の入力端子として
用いられる場合には、接点２５の電位はレシオインバー
タ２６のしきい値電圧以下となっており、テスト信号出
力端子２７には「１」が出力される。テスト端子１′に
、Ｖ　ＲＡ　＋　３　Ｖ　ＴＮ以上の電圧を引加すると
、接点２５の電位がレシオインバータ２６のしきい値電
圧に達して、レシオインバータ２６の出力を反転させ、
テスト端子２７に［０」が出力される。ここで、ＶＲＡ
はレシオインバータにしきい値電圧、ＶＴＮはＮチャネ
ルトランジスタのしきい値電圧とする。

例えば、製品の動作範囲が５Ｖ±１０％の場合■ＲＡは
、３ｖ程度になる様にあらがしめ設計しておく。

〔発明が解決しようとする課題〕

上述した従来の第１の方法においては、通常め動作では
全く使用しないビンを必要とする欠点がある。また第２
の方法において、第３図のナス１〜回路を用いた場合、
電源電圧とテスト入力電圧との差を検出して、テストモ
ードに入れる為、テストモードに入る最小テスト入力電
圧（以下テスト入力電圧という）は、第４図に示すよう
に、電源電圧に対し一定電圧以上の入力電圧が入ればテ
ストモードに入るという特性となる。その為電源にノイ
ズがのるとテストモードに入ってしまう危険性がある。

また、第５図に示すテスト回路を用いた場合、Ｎチャネ
ルトランジスタ２１〜２３のしきい値電圧骨の電圧降下
を用いて、レシオインバータ２６でテスト信号を発生さ
せる為、テストモードに入る電圧レベルＶ、Ｎは以下の
式から求められる。

■＋Ｎ−３ｖＴＮ−ＶＰＬＡ Ｖ　ＩＮ＝　Ｖ　ＲＡ＋　３　Ｖ　ＴＮこのレシオイン
バータのしきい値電圧Ｖハ＾は、電源電圧に依存せず、
Ｎチャネルトランジスタのしきい値によって決定される
ため、テスト入力電圧は、第６図に示す特性となる。こ
のタイプのテスト回路は、Ｎチャネルのしきい値電圧に
よるテスト電圧のバラツキが大きく、Ｎチャネルのしき
い値が低い場合に第６図中のＡ点が電源電圧■ＤＤの低
い所で生じてしまい、テストモードに入ったままの状態
に陥ってしまう危険性がある。

本発明の目的は、これらの問題を解決し、電源に入力さ
れるノイズによる誤動作をなくすと共に、低電圧電源に
おいてもテストモードに陥ることがないようにしたテス
ト回路を提供することにある。

〔課題を解決するための手段〕

本発明のテスト回路の構成は、入力端子から供給される
テスト入力電圧と電源電圧との差を検出して内部回路を
テストモードに切り換える第１のテスト信号を発生させ
る第１のテスト回路と、Ｎチャネルトランジスタのしき
い値電圧降下を利用して所定電圧以上の入力に対して第
２のテスト信号を発生させる第２のテスト回路と、これ
ら第１、第２のテスト回路の各出力信号が同時に出力さ
れた時にテスト信号を論理演算により発生させる論理ゲ
ートとを備えることを特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示す回路図である１図にお
いて、入力端子と兼用のテスト端子１より入力される信
号は、第３図に示す、電源電圧と入力電圧との差を検出
するタイプのテスト回路２と、第５図に示すＮチャネル
トランジスタのしきい値電圧降下を利用したタイプのテ
スト回路３と、−インバータ６とにそれぞれ入力される
。インバータ６の出力は内部回路へ入力され、テスト回
路２とテスト回路３の出力はＮＯＲゲート４に入力され
、ＮＯＲゲート４の出力がテスト信号として出力端子５
から出力される。

本実施例のテスト回路は、テスト回路２とテスト回路３
の出力のＮＯＲをとり、テスト信号を発生させるもので
あり、２つのテスト回路２，３の出力が各々「０」であ
る時、すなわち２つのテスト回路がそれぞれテスト信号
を発生する時のみ、Ｎ　ＯＲゲート４の出力が「１」と
なり、テスト信号５を通して内部回路をテストモードに
切り換えることができる。

従って本実施例の出力特性は、一定電圧以上でかつ電源
電圧に対して所定電圧に高い電圧が入力した時にテスト
信号を出力するため、第２図に示すような斜線の範囲と
なり、テストモードを信頼性高く出力することができる
。

〔発明の効果〕

以上説明したように本発明によれば、回路の通常の動作
電圧外である電源電圧よりも高い入力端子に加えること
により、内部回路をテストモードに切り換えることがで
きるため、従来のようにテスト専用端子を設ける必要が
なくなり、テスト端子として利用していた端子を他の機
能の端子として用い、ることができ、端子数の限られて
いる集積回路の於いてはきわめて有効である。

また、さらに本発明のテスト回路が、テスト信号を発生
するのは、電源ノイズによってテストモードに入る危険
性が著しく減少され、かつ通常動作でテストモードに入
ったままの状態で陥る危険性が全くなくなり、信頼性の
高いテスト回路が得られるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の回路ブロック図、第２図は
本実施例のテスト入力電圧対電源電圧の関係を示す模式
的特性図、第３図は従来の電源電圧とテスト入力電圧と
の差を検出してテスト信号を発生させるテスト回路の回
路図、第４図は第３図のテスト回路のテスト入力電圧の
対電源電圧特性図、第５図は従来のトランジスタのしき
い値電圧降下を用いてテスト信号を発生させるテスト回
路の回路図、第６図は第５図のテスト回路のテスト入力
電圧の対電源電圧の関係を示す特性図である。 １・・・入力端子兼用のテスト端子、２，３・・・第３
図および第５図の型のテスト回路、４・・・ＮＯＲゲー
ト、５・・・テスト信号出力端子、６，１７・・・イン
バータ、７・・・出力端子、８〜１１・・・Ｐチャネル
トランジスタ、１２〜１５．２１〜２４・・・Ｎチャネ
ルトランジスタ、１６．２５・・・接点、２６・・・レ
シオインバータ。

Claims (1)

【特許請求の範囲】
1. 入力端子から供給されるテスト入力電圧と電源電圧との
   差を検出して内部回路をテストモードに切り換える第１
   のテスト信号を発生させる第１のテスト回路と、Ｎチャ
   ネルトランジスタのしきい値電圧降下を利用して所定電
   圧以上の入力に対して第２のテスト信号を発生させる第
   ２のテスト回路と、これら第１、第２のテスト回路の各
   出力信号が同時に出力された時にテスト信号を論理演算
   により発生させる論理ゲートとを備えることを特徴とす
   るテスト回路。