JPH02365A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH02365A JPH02365A JP31952587A JP31952587A JPH02365A JP H02365 A JPH02365 A JP H02365A JP 31952587 A JP31952587 A JP 31952587A JP 31952587 A JP31952587 A JP 31952587A JP H02365 A JPH02365 A JP H02365A
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Landscapes
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は電界効果トランジスタに関し、さらに詳しくは
、インジウム(In)系化合物半導体を活性層とした金
属絶縁膜半導体(以下、MISと記す)形などの電界効
果トランジスタの改良に関するものである。
、インジウム(In)系化合物半導体を活性層とした金
属絶縁膜半導体(以下、MISと記す)形などの電界効
果トランジスタの改良に関するものである。
〈従来の技術〉
化合物半導体、とくに■−■族化合物半導体は、高速性
、低消費電力性、低雑音性などにおいてシリコンよりも
優れているため、現今その開発が活発に行なわれている
。その素子形式としては、シリコンによって実現される
MOS形電界効果トランジスタに相当するMIS形電界
効果トランジスタが、高性能化、高集積化に適している
ため望ましいが、従来はその形成が後述するような原因
によって困難であった。そのため、■−v族化合物半導
体としては砒化ガリウム(GaAs)を用いたショット
キー形電界効果トランジスタが実現されている程度であ
る。
、低消費電力性、低雑音性などにおいてシリコンよりも
優れているため、現今その開発が活発に行なわれている
。その素子形式としては、シリコンによって実現される
MOS形電界効果トランジスタに相当するMIS形電界
効果トランジスタが、高性能化、高集積化に適している
ため望ましいが、従来はその形成が後述するような原因
によって困難であった。そのため、■−v族化合物半導
体としては砒化ガリウム(GaAs)を用いたショット
キー形電界効果トランジスタが実現されている程度であ
る。
〈発明が解決しようとする問題点〉
MIS形半導体が実現されれば、その論理振幅(入力電
圧の振幅)が大きい上に、雑音や電源電圧変動に対する
耐性が高く、しかも高集積度の電子デバイスが実現する
と期待されており、その材料としては燐化インジウム(
I nP )、砒化ガリウム・インジウム(InGaA
s )などのインジウム系化合物がある。
圧の振幅)が大きい上に、雑音や電源電圧変動に対する
耐性が高く、しかも高集積度の電子デバイスが実現する
と期待されており、その材料としては燐化インジウム(
I nP )、砒化ガリウム・インジウム(InGaA
s )などのインジウム系化合物がある。
しかしながら、インジウム系化合物半導体によるMIS
形電界効果トランジスタは、実用化するには界面特性が
不充分であり、また動作中に特性ドリフトが生じるなど
の重要な問題点があった。
形電界効果トランジスタは、実用化するには界面特性が
不充分であり、また動作中に特性ドリフトが生じるなど
の重要な問題点があった。
すなわち、従来からInP、InGaAs等に対し、光
CVD法、プラズマCVD法等を用いたゲート絶縁膜形
成が試みられている。しかし、絶縁膜によっては、化合
物半導体の場合、成膜初期のPやAsの脱離によって界
面特性が劣化することが知られている。また、このよう
なPやAsの脱離を抑制する効果を持つ絶縁膜、たとえ
ば窒化シリコン(S13N4)などは、絶縁膜としての
絶縁耐圧が低いという欠点があり、InP等の表面を良
好な化学量論状態に保ち、かつ絶縁耐圧が高い絶縁膜を
形成する技術は、現在迄のところ確立されたとは言い難
い。
CVD法、プラズマCVD法等を用いたゲート絶縁膜形
成が試みられている。しかし、絶縁膜によっては、化合
物半導体の場合、成膜初期のPやAsの脱離によって界
面特性が劣化することが知られている。また、このよう
なPやAsの脱離を抑制する効果を持つ絶縁膜、たとえ
ば窒化シリコン(S13N4)などは、絶縁膜としての
絶縁耐圧が低いという欠点があり、InP等の表面を良
好な化学量論状態に保ち、かつ絶縁耐圧が高い絶縁膜を
形成する技術は、現在迄のところ確立されたとは言い難
い。
本発明は、上記諸点に鑑みて創案されたものであり、上
述の技術的問題点を解決し、動作面で安定であり、しか
も高性能の電界効果トランジスタを提供することを目的
としている。
述の技術的問題点を解決し、動作面で安定であり、しか
も高性能の電界効果トランジスタを提供することを目的
としている。
く問題点を解決するための手段〉
上記の目的を達成するため、本発明の電界効果トランジ
スタはインジウム系化合物単結晶半導体層と、この単結
晶半導体層上に形成された絶縁膜と、この絶縁膜上に形
成された電極とを含み、上記の絶縁膜は、ゲート絶縁膜
として二重あるいはそれ以上の積層構造を有するように
構成している。
スタはインジウム系化合物単結晶半導体層と、この単結
晶半導体層上に形成された絶縁膜と、この絶縁膜上に形
成された電極とを含み、上記の絶縁膜は、ゲート絶縁膜
として二重あるいはそれ以上の積層構造を有するように
構成している。
く作 用〉
本発明に従えば、インジウム系化合物単結晶半導体層と
、二重あるいはそれ以上の積層構造を有する絶縁膜と、
絶縁膜上に電極を形成して、電界効果トランジスタを構
成する。
、二重あるいはそれ以上の積層構造を有する絶縁膜と、
絶縁膜上に電極を形成して、電界効果トランジスタを構
成する。
上記の単結晶半導体層には、ソース領域、ドレイン領域
が形成され、絶縁膜はゲート絶縁膜として構成され、絶
縁膜上の電極によりゲート電極が形成される。
が形成され、絶縁膜はゲート絶縁膜として構成され、絶
縁膜上の電極によりゲート電極が形成される。
即ち本発明は、それぞれ良好な界面特性、■族原子の拡
散阻止能力、高耐圧などの特徴を有する複数の絶縁層を
積層することによって、インジウム系化合物半導体を用
いた電界効果トランジスタのゲート絶縁膜としての優れ
た総合特性を実現する0 〈実施例〉 以下、図面を参照して本発明の実施例を詳細に説明する
。
散阻止能力、高耐圧などの特徴を有する複数の絶縁層を
積層することによって、インジウム系化合物半導体を用
いた電界効果トランジスタのゲート絶縁膜としての優れ
た総合特性を実現する0 〈実施例〉 以下、図面を参照して本発明の実施例を詳細に説明する
。
第1図は、本発明の一実施例のMIS形電界効果トラン
ジスタ1の構造を示す断面図である。同図において、2
は単結晶InP基板、3.4はゲート絶縁膜、5はゲー
ト電極、6はソース電極、7はドレイン電極、8はドー
プ層、9は単結晶InP活性層であり、インジウム系化
合物単結晶半導体層である単結晶InP基板2上にドー
プ層8とともに後述する特性を有するゲート絶縁膜3お
よびゲート絶縁膜4が形成され、図示しないレジストを
マスクとしてゲート絶縁膜3,4をエツチングにより取
り除き、ソース電極6およびドレイン電極7が形成され
、ゲート絶縁膜4の上にゲート電極5が形成される構造
となしている。
ジスタ1の構造を示す断面図である。同図において、2
は単結晶InP基板、3.4はゲート絶縁膜、5はゲー
ト電極、6はソース電極、7はドレイン電極、8はドー
プ層、9は単結晶InP活性層であり、インジウム系化
合物単結晶半導体層である単結晶InP基板2上にドー
プ層8とともに後述する特性を有するゲート絶縁膜3お
よびゲート絶縁膜4が形成され、図示しないレジストを
マスクとしてゲート絶縁膜3,4をエツチングにより取
り除き、ソース電極6およびドレイン電極7が形成され
、ゲート絶縁膜4の上にゲート電極5が形成される構造
となしている。
本発明のこの第1の実施例において注目すべきは、次の
点である。
点である。
単結晶半導体層と直接接触するゲート絶縁膜3の材料と
して、単結晶半導体中のP+Asの脱離を抑制する効果
を持つSi3N4などにより、実現される高品質絶縁膜
を用い、ゲート電極5の直下のゲート絶縁膜4の材料と
して絶縁耐圧の高いシリコン酸化膜(SiO□)を使用
する。
して、単結晶半導体中のP+Asの脱離を抑制する効果
を持つSi3N4などにより、実現される高品質絶縁膜
を用い、ゲート電極5の直下のゲート絶縁膜4の材料と
して絶縁耐圧の高いシリコン酸化膜(SiO□)を使用
する。
次に本実施例によるMIS形電界効果トランジスタの製
法について説明する。
法について説明する。
第2図(a)乃至(d)は、それぞれ本発明の第1の実
施例のMIS形電界効果トランジスタの製法を順を追っ
て示す断面図である。
施例のMIS形電界効果トランジスタの製法を順を追っ
て示す断面図である。
同図(a)は、■nP基板2上に、ドープ層8を形成さ
せる工程を示した図である。この工程では、半絶縁性あ
るいは高抵抗のInP基板2の上に、高品質のn+In
P単結晶をエピタキシャル成長を行なうことができるM
OCVD、VPEなどの方法が適用される。すなわち、
MOCVD法を用いる場合には、約70Torrの減圧
条件下において、基板温度600℃2組成比(V/Il
l )が約200となるように、トリメチルインジウム
(TMIn)およびホスフィン(PH3)、更にドーパ
ントとしてシラン(SiH4)をトータルとして250
SCCM流す。水素ガスをキャリアとし全ガス流量15
SLMの成長において、厚さ約0.3μmのn+InP
層、すなわちドープ層8を得る。
せる工程を示した図である。この工程では、半絶縁性あ
るいは高抵抗のInP基板2の上に、高品質のn+In
P単結晶をエピタキシャル成長を行なうことができるM
OCVD、VPEなどの方法が適用される。すなわち、
MOCVD法を用いる場合には、約70Torrの減圧
条件下において、基板温度600℃2組成比(V/Il
l )が約200となるように、トリメチルインジウム
(TMIn)およびホスフィン(PH3)、更にドーパ
ントとしてシラン(SiH4)をトータルとして250
SCCM流す。水素ガスをキャリアとし全ガス流量15
SLMの成長において、厚さ約0.3μmのn+InP
層、すなわちドープ層8を得る。
ここに上記n+InPドープ層8の比抵抗ρは1〜10
×10 Ω(7)である。
×10 Ω(7)である。
同図(b)は、活性層9を規定する工程を説明するため
の図である。仮想線で示される第1のレジストr□をマ
スクとして、深さd = 0.4μm1幅t=3μmの
領域Gをエツチングにより取り除く。この工程は臭素系
エッチャント(Br 2 +HBr +H20)を用い
たウェットエツチング法により行なわれる。
の図である。仮想線で示される第1のレジストr□をマ
スクとして、深さd = 0.4μm1幅t=3μmの
領域Gをエツチングにより取り除く。この工程は臭素系
エッチャント(Br 2 +HBr +H20)を用い
たウェットエツチング法により行なわれる。
同図(c)はゲート絶縁膜3および4を形成させる工程
を説明するための図である。この工程では、前記のドー
プ層8及び活性層9上に高品質の5t3N4およびS
t 02を形成することができるプラズマCVD法、電
子サイクロトロン共鳴プラズ? CV D (ECR−
PCVD )法、光CVD法ナトカ適用される。すなわ
ち、ECR法の場合には、約5X10 Torrの
真空条件下において、基板加熱を行なわない状態で、組
成比N2/SiH4が20となるように、窒素ガス(N
2)およびSiH4を計218CCM流す。約870ガ
ウスの磁場と、周波数約2.45GHzのマイクロ波を
約120W導入することによシ、厚さ約10nmの81
3 N 4すなわちゲート絶縁膜3を得る。さらに、同
様の条件で、組成比02 / S iH4が3となるよ
うに、酸素ガス(0□)およびS iH4を計208C
CM流すと、厚さ約90nmの3102、すなわちゲー
ト絶縁膜4を得る。
を説明するための図である。この工程では、前記のドー
プ層8及び活性層9上に高品質の5t3N4およびS
t 02を形成することができるプラズマCVD法、電
子サイクロトロン共鳴プラズ? CV D (ECR−
PCVD )法、光CVD法ナトカ適用される。すなわ
ち、ECR法の場合には、約5X10 Torrの
真空条件下において、基板加熱を行なわない状態で、組
成比N2/SiH4が20となるように、窒素ガス(N
2)およびSiH4を計218CCM流す。約870ガ
ウスの磁場と、周波数約2.45GHzのマイクロ波を
約120W導入することによシ、厚さ約10nmの81
3 N 4すなわちゲート絶縁膜3を得る。さらに、同
様の条件で、組成比02 / S iH4が3となるよ
うに、酸素ガス(0□)およびS iH4を計208C
CM流すと、厚さ約90nmの3102、すなわちゲー
ト絶縁膜4を得る。
同図(d)は、ソース電極6.ドレイン電極7およびゲ
ート電極5の形成工程を示す図である。前記ゲート絶縁
膜4上の図示しない第2のレジストをマスクとして、ゲ
ート絶縁膜4および3をエツチングによシ取り除き、ド
ープ層8上にA u / G e電極によりソース電極
6.ドレイン電極7を設け、その後、さらにゲート絶縁
膜4上にAt電極によりゲート電極5を設ける。さらに
パッシベーション工程を経て、MIS形電界効果トラン
ジスタ1が完成する。なお同図(d)は前記した第1図
と同一構造を示す図である。
ート電極5の形成工程を示す図である。前記ゲート絶縁
膜4上の図示しない第2のレジストをマスクとして、ゲ
ート絶縁膜4および3をエツチングによシ取り除き、ド
ープ層8上にA u / G e電極によりソース電極
6.ドレイン電極7を設け、その後、さらにゲート絶縁
膜4上にAt電極によりゲート電極5を設ける。さらに
パッシベーション工程を経て、MIS形電界効果トラン
ジスタ1が完成する。なお同図(d)は前記した第1図
と同一構造を示す図である。
以上のようにして形成されたMIS形電界効果トランジ
スタ1について、発明者等がターマン法で評価した界面
準位密度は、その最小値が1×10 an ev
であシ、またゲート絶縁膜3および4中の固定電荷は
8×10 (7) と低い値を示した。また電界効果移
動度はμfe=3300al/VSと良好な値が得られ
た。さらにゲート電圧Vg=5Vを印加した状態でのド
レイン電流のドリフトは、1時間で高々3%以下と極め
て高い安定度を示した。すなわち本実施例によれば安定
で特性の優れたMIS形電界効果トランジスタを実現可
能となる。
スタ1について、発明者等がターマン法で評価した界面
準位密度は、その最小値が1×10 an ev
であシ、またゲート絶縁膜3および4中の固定電荷は
8×10 (7) と低い値を示した。また電界効果移
動度はμfe=3300al/VSと良好な値が得られ
た。さらにゲート電圧Vg=5Vを印加した状態でのド
レイン電流のドリフトは、1時間で高々3%以下と極め
て高い安定度を示した。すなわち本実施例によれば安定
で特性の優れたMIS形電界効果トランジスタを実現可
能となる。
なお、上記した実施例においてはSi3N4上に5i0
2を積層する構造となしたが、総合的な効果が出れば良
いため、積層の順序は逆であっても構わない。また各層
厚及び層数は上記の実施例に限定されるものではない。
2を積層する構造となしたが、総合的な効果が出れば良
いため、積層の順序は逆であっても構わない。また各層
厚及び層数は上記の実施例に限定されるものではない。
次に、本発明の第2の実施例について説明する。
本発明の第2の実施例において注目すべきは、次の点で
ある。
ある。
単結晶半導体層と直接接触する第1図に示したゲート絶
縁膜3の材料として、単結晶半導体中のPやAsの脱離
を抑制する効果を持つ燐添加酸化シリコン(以下PSG
と記す)により実現される高品質絶縁膜を用い、第1図
に示したゲート電極5の直下のゲート絶縁膜4の材料と
して絶縁耐圧の高いシリコン酸化膜(SiO□)を使用
する。
縁膜3の材料として、単結晶半導体中のPやAsの脱離
を抑制する効果を持つ燐添加酸化シリコン(以下PSG
と記す)により実現される高品質絶縁膜を用い、第1図
に示したゲート電極5の直下のゲート絶縁膜4の材料と
して絶縁耐圧の高いシリコン酸化膜(SiO□)を使用
する。
次に本実施例によるMIS形電界効果トランジスタの製
法について先に説明した第1の実施例によるMSI形電
界効果トランジスタの作製工程を示す第2図(a)乃至
(d)を用いて説明する。
法について先に説明した第1の実施例によるMSI形電
界効果トランジスタの作製工程を示す第2図(a)乃至
(d)を用いて説明する。
同図(a)は、InP基板2上に、ドープ層8を形成さ
せる工程を示した図である。この工程では、半絶縁性あ
るいは高抵抗のInP基板2の上に、高品質のn+In
P単結晶をエピタキシャル成長を行なうことができるM
OCVD、VPEなどの方法が適用されることは、上記
した第1の実施例の場合と同様である。
せる工程を示した図である。この工程では、半絶縁性あ
るいは高抵抗のInP基板2の上に、高品質のn+In
P単結晶をエピタキシャル成長を行なうことができるM
OCVD、VPEなどの方法が適用されることは、上記
した第1の実施例の場合と同様である。
同図(b)は、活性層9を規定する工程を説明するため
の図である。仮想線で示される第1のレジス)rlをマ
スクとして、深さd=0.4μm1幅t=3μmの領域
Gをエツチングにより取り除く。この工程は臭素系エッ
チャント(Br2+HBr+H20)あるいは硫酸系エ
ッチャント(H2SO4+H20□+H20)?用いた
ウェットエツチング法により行なわれる。
の図である。仮想線で示される第1のレジス)rlをマ
スクとして、深さd=0.4μm1幅t=3μmの領域
Gをエツチングにより取り除く。この工程は臭素系エッ
チャント(Br2+HBr+H20)あるいは硫酸系エ
ッチャント(H2SO4+H20□+H20)?用いた
ウェットエツチング法により行なわれる。
同図(c)はゲート絶縁膜3および4を形成させる工程
を説明するための図である。この工程では、前記のドー
プ層8及び活性層9上に高品質のPSG膜およびSiO
□膜を形成することができるプラズマCVD法、電子サ
イクロトロン共鳴プラズマCV D (ECR−PCV
D )法、光CVD法などが適用される。すなわち、E
CR法の場合には、チャンバー内をベース真空度約7X
10 Torrとして、100℃〜300℃の基板加
熱を行なった状態で、所期のP濃度を得るために、次の
表−1に示す組成のガスを流す。
を説明するための図である。この工程では、前記のドー
プ層8及び活性層9上に高品質のPSG膜およびSiO
□膜を形成することができるプラズマCVD法、電子サ
イクロトロン共鳴プラズマCV D (ECR−PCV
D )法、光CVD法などが適用される。すなわち、E
CR法の場合には、チャンバー内をベース真空度約7X
10 Torrとして、100℃〜300℃の基板加
熱を行なった状態で、所期のP濃度を得るために、次の
表−1に示す組成のガスを流す。
なお、表−1においてPH3は4%希釈であシ、希釈ガ
スとして通常H2+He、N2+Ar等を用いる0 表−I PSGのP濃度とガス組成の関係次に、約8
70ガウスの磁場と、周波数約2.45GHzのマイク
ロ波を約120W導入することによシ、厚さ約10nm
のPSG膜、即ちゲート絶縁膜3を得る。なお、この場
合の基板温度とPSG膜のデポレートの関係の一例を表
−2に示す。
スとして通常H2+He、N2+Ar等を用いる0 表−I PSGのP濃度とガス組成の関係次に、約8
70ガウスの磁場と、周波数約2.45GHzのマイク
ロ波を約120W導入することによシ、厚さ約10nm
のPSG膜、即ちゲート絶縁膜3を得る。なお、この場
合の基板温度とPSG膜のデポレートの関係の一例を表
−2に示す。
表−2基板温度とPSGのデポレートとの関係さらに、
同様の条件で、組成比02/SiH4が3となるように
、酸素ガス(0□)およびS iH4を計208CCM
流すことにより、厚さ約90nmの3102、すなわち
ゲート絶縁膜4f!r得る。なお、この場合の基板温度
とS iO2膜のデポレートとの関係の一例を表−3に
示す。
同様の条件で、組成比02/SiH4が3となるように
、酸素ガス(0□)およびS iH4を計208CCM
流すことにより、厚さ約90nmの3102、すなわち
ゲート絶縁膜4f!r得る。なお、この場合の基板温度
とS iO2膜のデポレートとの関係の一例を表−3に
示す。
表−3基板温度とSiO□のデポレートとの関係同図(
a)は、ソース電極6.ドレイン電極7およびゲート電
極5の形成工程を示す図である。前記ゲート絶縁膜4上
の図示しない第2のレジストをマスクとして、ゲート絶
縁膜4および3をエツチングによシ取シ除き、ドープ層
8上にA u / G e電極によりソース電極6.ド
レイン電極7を設け、その後、さらにゲート絶縁膜4上
にAt電極によりゲート電極5を設ける。さらにパッシ
ベーション工程を経て、MIS形電界効果トランジスタ
1が完成する。なお同図(d)は前記した第1図と同一
構造を示す図である。
a)は、ソース電極6.ドレイン電極7およびゲート電
極5の形成工程を示す図である。前記ゲート絶縁膜4上
の図示しない第2のレジストをマスクとして、ゲート絶
縁膜4および3をエツチングによシ取シ除き、ドープ層
8上にA u / G e電極によりソース電極6.ド
レイン電極7を設け、その後、さらにゲート絶縁膜4上
にAt電極によりゲート電極5を設ける。さらにパッシ
ベーション工程を経て、MIS形電界効果トランジスタ
1が完成する。なお同図(d)は前記した第1図と同一
構造を示す図である。
以上のようにして形成された本発明の第2の実施例とし
てのMIS形電界効果トランジスタ1について、発明者
等がターマン法で評価した界面準位密度は、その最小値
が5 X 1010cm−2e v−”であり、またゲ
ート絶縁膜3および4中の固定電荷は7XIOcm
と低い値を示した。また電界効果移動度はμ、e=37
00i/VSと良好な値が得られた。さらにゲート電圧
vg=5Vを印加した状態でのドレイン電流のドリフト
は、1時間で高々3%以下と極めて高い安定度を示した
。すなわち本実施例によれば安定で特性の優れたMIS
形電界効果トランジスタを実現可能となる。
てのMIS形電界効果トランジスタ1について、発明者
等がターマン法で評価した界面準位密度は、その最小値
が5 X 1010cm−2e v−”であり、またゲ
ート絶縁膜3および4中の固定電荷は7XIOcm
と低い値を示した。また電界効果移動度はμ、e=37
00i/VSと良好な値が得られた。さらにゲート電圧
vg=5Vを印加した状態でのドレイン電流のドリフト
は、1時間で高々3%以下と極めて高い安定度を示した
。すなわち本実施例によれば安定で特性の優れたMIS
形電界効果トランジスタを実現可能となる。
なお、上記した実施例においてはPSG膜上にS iO
2膜を積層する構造となしたが、総合的な効果が出れば
良いため、積層の順序は逆であっても構わない。また各
層厚及び層数は上記の実施例に限定されるものではない
。
2膜を積層する構造となしたが、総合的な効果が出れば
良いため、積層の順序は逆であっても構わない。また各
層厚及び層数は上記の実施例に限定されるものではない
。
更に、上述の各館1及び第2の実施例では活性層9を形
成する■−■族の化合物半導体としてInPを用いた例
について説明したが、本発明はこれに限定されるもので
はなく、InGaAs。
成する■−■族の化合物半導体としてInPを用いた例
について説明したが、本発明はこれに限定されるもので
はなく、InGaAs。
InGaAsP等のIn系の同族の他の化合物半導体を
用いる場合にも同様に実施することが出来、当然に本発
明の範囲に含まれるものであることは言うまでもない。
用いる場合にも同様に実施することが出来、当然に本発
明の範囲に含まれるものであることは言うまでもない。
〈発明の効果〉
以上のように本発明によれば、インジウム系化合物単結
晶半導体活性層と二重あるいはそれ以上の積層構造の絶
縁膜を形成して電界効果トランジスタの電標構造を構成
し、上記の活性層にはノーこの本発明により、素子特性
の向上と信頼性の向上が図られ、その高速性や低雑音化
を活用した超高速デバイスを実現することができる。
晶半導体活性層と二重あるいはそれ以上の積層構造の絶
縁膜を形成して電界効果トランジスタの電標構造を構成
し、上記の活性層にはノーこの本発明により、素子特性
の向上と信頼性の向上が図られ、その高速性や低雑音化
を活用した超高速デバイスを実現することができる。
第1図は本発明の一実施例のMIS形電界効果トランジ
スタの構造を示す断面図、第2図(a)乃至(d)はそ
れぞれ本発明の第1及び第2実施例のMIS形電界効果
トランジスタの製法を順を追って示す断面図である。 1・・・MIS形電界効果トランジスタ、2・・・単結
晶InP基板、3・・・ゲート絶縁膜、4・・・ゲート
絶縁膜、5・・・ゲート電極、6・・・リース電極、7
・・・ドレイン電極、8・・・n+InPドープ層、9
・・・単結晶InP活性層。
スタの構造を示す断面図、第2図(a)乃至(d)はそ
れぞれ本発明の第1及び第2実施例のMIS形電界効果
トランジスタの製法を順を追って示す断面図である。 1・・・MIS形電界効果トランジスタ、2・・・単結
晶InP基板、3・・・ゲート絶縁膜、4・・・ゲート
絶縁膜、5・・・ゲート電極、6・・・リース電極、7
・・・ドレイン電極、8・・・n+InPドープ層、9
・・・単結晶InP活性層。
Claims (1)
- 【特許請求の範囲】 1、インジウム系化合物単結晶半導体層と、該単結晶半
導体層上に形成された絶縁膜と、該絶縁膜上に形成され
た電極とを含む電界効果トランジスタであって、 上記絶縁膜は、ゲート絶縁膜として少なくとも二重積層
構造となしたことを特徴とする電界効果トランジスタ。 2、前記ゲート絶縁膜構造として、酸化シリコン及び窒
化シリコンの二重積層構造となしたことを特徴とする特
許請求の範囲第1項記載の電界効果トランジスタ。 3、前記ゲート絶縁膜構造として、酸化シリコン及び燐
添加酸化シリコンの二重積層構造となしたことを特徴と
する特許請求の範囲第1項記載の電界効果トランジスタ
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31952587A JPH02365A (ja) | 1987-10-14 | 1987-12-16 | 電界効果トランジスタ |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62-260187 | 1987-10-14 | ||
JP26018787 | 1987-10-14 | ||
JP31952587A JPH02365A (ja) | 1987-10-14 | 1987-12-16 | 電界効果トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02365A true JPH02365A (ja) | 1990-01-05 |
Family
ID=26544483
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31952587A Pending JPH02365A (ja) | 1987-10-14 | 1987-12-16 | 電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02365A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102396897A (zh) * | 2010-09-10 | 2012-04-04 | 川湖科技股份有限公司 | 用于滑轨总成的锁掣及释放装置 |
-
1987
- 1987-12-16 JP JP31952587A patent/JPH02365A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102396897A (zh) * | 2010-09-10 | 2012-04-04 | 川湖科技股份有限公司 | 用于滑轨总成的锁掣及释放装置 |
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