JPH0235814A - コンパレータ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はコンパレータ回路網に関し、特にコンパレータ
出力時間の誤差を小さくするコンパレータ回路に関する
。

〔従来の技術〕

従来、この種のコンパレータにて交流電圧波形と基準電
圧を比較した場合、第３図の波形図に示すように交流電
圧信号ｆが基準電圧ｇと交差する点からコンパレータの
立上り応答時間ｔ１を経過した後に出力波形りの立上り
を得る。また、交流電圧信号ｆの立下りが基準電圧ｇと
交差する点から立下り応答時間ｔ２を経過した後に出力
波形りの立下りを得る特性となっていた。

〔発明が解決しようとする課題〕

上述した従来のコンパレータは、立上り応答時間ｔ１と
立下り応答時間ｔ２が異なっているので、出力波形りに
得られた時間ｔ４は交流電圧信号ｆと基準電圧ｇが交差
する２点間の時間ｔ３と異なってしまうという欠点があ
る。

本発明の目的は前記課題を解決したコンパレータ回路を
提供することにある。

〔課題を解決するための手段〕

前記目的を達成するため、本発明に係るコンパレータ回
路においては、入力信号を遅延させる遅延回路と、前記
遅延回路の出力を半波整流する整流回路と、前記整流回
路の出力を減衰させるアッテネーターと、前記入力信号
と前記アッテネータ−の出力信号とを入力し、前記入力
信号から前記アッテネータ−の出力信号を減算する減算
増幅器と、前記減算増幅器の出力信号を所定の電圧レベ
ルと比較するコンパレータとを有するものである。

〔実施例〕

以下、本発明の一実施例を図により説明する。

第１図は、本発明の一実繕例を示すブロック図、第２図
は第１図における各部の波形を示すタイミング図である
。

第１図及び第２図において、入力信号ａが入力端子１を
介して減算増幅器２の一方の入力端子と遅延回路３に入
力される。遅延回路３は入力信号ａを遅延した波形を整
流回路４へ送出する。整流回路４は、遅延回路３の出力
波形を半波整流し抵抗減衰器５に送出する。抵抗減衰器
５は整流回路４の出力波形を減衰し減衰信号すをｙＡ算
増幅器２のもう一方の入力端子に送出する。減算増幅器
２は入力信号ａから減衰信号すを減算する動作を行ない
減算増幅器出力信号Ｃをコンパレータ６の一方の入力端
子に送出する。コンパレータ６のもう一方の入力端子は
リファレンス入力端子７と接続され比較基準電圧ｄが入
力される。コンパレータ６は減算増幅器出力信号Ｃと比
較基準電圧ｄを比較し比較出力ｅを出力端子８に出力す
る。

すなわち、本発明は第２図に示すように入力信号ａから
減衰器出力信号すを減算することにより入力信号ａの立
下りスロープを時間的に進ませる効果を減算増幅器出力
信号Ｃに得て、減算増幅器出力信号Ｃと比較基準電圧ｄ
とをコンパレータ６で比較する。

〔発明の効果〕

以上説明したように本発明によれば、コンパレータの立
上り応答時間と立下り応答時間に差があるために生じる
コンパレータ出力時間の誤差を小さくすることができる
効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図における各部の波形を示すタイミング図、第３図
は従来のコンパレータの動作を示すタイミング図である
。 １・・・入力端子　　　　　２・・・減算増幅器３・・
・遅延回路　　　　　４・・・整流回路５・・・減衰器
　　　　　　６・・・コンパレータ７・・・リファレン
ス入力端子 ８・・・出力端子 特許出願人　　日本電気株式会社 代　　理　　人　　　弁理士　菅　野　　　中（１り゛
第 図 第 図

Claims (1)

【特許請求の範囲】
1. （１）入力信号を遅延させる遅延回路と、前記遅延回路
   の出力を半波整流する整流回路と、前記整流回路の出力
   を減衰させるアッテネーターと、前記入力信号と前記ア
   ッテネーターの出力信号とを入力し、前記入力信号から
   前記アッテネーターの出力信号を減算する減算増幅器と
   、前記減算増幅器の出力信号を所定の電圧レベルと比較
   するコンパレータとを有することを特徴とするコンパレ
   ータ回路。