JPH0235747A - 混成集積回路装置 - Google Patents
混成集積回路装置Info
- Publication number
- JPH0235747A JPH0235747A JP63186215A JP18621588A JPH0235747A JP H0235747 A JPH0235747 A JP H0235747A JP 63186215 A JP63186215 A JP 63186215A JP 18621588 A JP18621588 A JP 18621588A JP H0235747 A JPH0235747 A JP H0235747A
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- JP
- Japan
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- semiconductor element
- circuit board
- rear surface
- integrated circuit
- hybrid integrated
- Prior art date
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は混成集積回路装置に関し、特にはんだバンプ電
極を有する半導体素子を実装してなる混成集積回路装置
に関する。
極を有する半導体素子を実装してなる混成集積回路装置
に関する。
従来、この種の混成集積回路装置は、第４図に示される
ように導体パターンを有するセラミックス基板１上には
んだバンプ電極３を有する半導体素子２をフェースダウ
ンポンディングすることによって接続していた。従って
、半導体素子とセラミックス基板上に設けた導体パター
ンとの接続は半導体素子上に形成されたはんだバンプ電
極を介して行なわれていた。
ように導体パターンを有するセラミックス基板１上には
んだバンプ電極３を有する半導体素子２をフェースダウ
ンポンディングすることによって接続していた。従って
、半導体素子とセラミックス基板上に設けた導体パター
ンとの接続は半導体素子上に形成されたはんだバンプ電
極を介して行なわれていた。
上述した従来の混成集積回路装置は、フェースダウンポ
ンディングを行なっているために半導体素子裏面より電
気的接続を得ることが困難であった。特にバイポーラ型
の半導体素子では、電気的特性を安定させノイズの発生
を防止する意味で半導体素子裏面を一定の電位に保って
動作させることが望ましいものが多いが、このような場
合フェースダウンボンディングはほとんど不可能であっ
た。
ンディングを行なっているために半導体素子裏面より電
気的接続を得ることが困難であった。特にバイポーラ型
の半導体素子では、電気的特性を安定させノイズの発生
を防止する意味で半導体素子裏面を一定の電位に保って
動作させることが望ましいものが多いが、このような場
合フェースダウンボンディングはほとんど不可能であっ
た。
本発明の混成集積回路装置は、はんだバンプ電極を有す
る半導体素子を、導体パターンを有するセラミックス基
板上にフェースダウンポンディングしてなる混成集積回
路装置において、前記半導体素子を挟むように、前記セ
ラミックス基板とは反対側に導体パターンを有する回路
基板を設け、該回路基板の導体パターンと前記半導体素
子の裏面とを導電性樹脂により接続したことを特徴とす
る。
る半導体素子を、導体パターンを有するセラミックス基
板上にフェースダウンポンディングしてなる混成集積回
路装置において、前記半導体素子を挟むように、前記セ
ラミックス基板とは反対側に導体パターンを有する回路
基板を設け、該回路基板の導体パターンと前記半導体素
子の裏面とを導電性樹脂により接続したことを特徴とす
る。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す断面図である。導
体パターンを有するセラミックス基板１上にはんだバン
プ電極３を介して半導体素子２を搭載する。ここに言う
導体パターンは、厚膜導体あるいは薄膜導体のいずれで
も可であり、また、基板上には半導体素子以外のチップ
部品を搭載することも可能である。半導体素子２を挟む
ように半導体素子２の裏面側に回路基板５を配置し、回
路基板５上の電極と半導体素子の裏面との接続が必要な
場合、導電性樹脂により接続を行なう。ここで、導電性
樹脂としては、エポキシ樹脂にＡｇ粉末を混合したＡｇ
ペーストを用いることが可能である。Ａｇペーストの硬
化温度は、１５０℃あるいはそれよりやや低めの温度に
設定することが可能であり、既に接続が完了しているは
んだバンプ電極を溶融変化することなく接続が可能であ
る。
体パターンを有するセラミックス基板１上にはんだバン
プ電極３を介して半導体素子２を搭載する。ここに言う
導体パターンは、厚膜導体あるいは薄膜導体のいずれで
も可であり、また、基板上には半導体素子以外のチップ
部品を搭載することも可能である。半導体素子２を挟む
ように半導体素子２の裏面側に回路基板５を配置し、回
路基板５上の電極と半導体素子の裏面との接続が必要な
場合、導電性樹脂により接続を行なう。ここで、導電性
樹脂としては、エポキシ樹脂にＡｇ粉末を混合したＡｇ
ペーストを用いることが可能である。Ａｇペーストの硬
化温度は、１５０℃あるいはそれよりやや低めの温度に
設定することが可能であり、既に接続が完了しているは
んだバンプ電極を溶融変化することなく接続が可能であ
る。
回路基板５の基板材料としては、セラミックス。
樹脂、フレキシブル基板などの使用が可能である。
第２図は本発明の第２の実施例を示す断面図である。半
導体素子２と同時に、二つの基板間の接続を行なうため
の金属支柱６をセラミックス基板上に搭載する。導体パ
ターンおよび基板と搭載部品との接続箇所を保護するた
めに半導体素子裏面、金属支柱上部等を露出させるよう
に絶縁性樹脂７にて封止する。絶縁性樹脂７には、はん
だの溶融温度以下で硬化することのできるエポキシある
いはシリコーン樹脂などが選択される。次に、半導体素
子裏面および金属支柱上部等にディスペンス方式などに
よりＡｇペーストを供給し回路基板５を貼り合わせた後
、Ａｇペーストを硬化させて回路基板５との接続を行な
う。
導体素子２と同時に、二つの基板間の接続を行なうため
の金属支柱６をセラミックス基板上に搭載する。導体パ
ターンおよび基板と搭載部品との接続箇所を保護するた
めに半導体素子裏面、金属支柱上部等を露出させるよう
に絶縁性樹脂７にて封止する。絶縁性樹脂７には、はん
だの溶融温度以下で硬化することのできるエポキシある
いはシリコーン樹脂などが選択される。次に、半導体素
子裏面および金属支柱上部等にディスペンス方式などに
よりＡｇペーストを供給し回路基板５を貼り合わせた後
、Ａｇペーストを硬化させて回路基板５との接続を行な
う。
第３図は本発明の第３の実施例を示す断面図である。上
部回路基板としてフレキシブル基板を用い、セラミック
ス基板と接続したフレキシブル基板８を折り曲げるよう
にして半導体素子裏面との接続を行なう。接続箇所が半
導体素子裏面の場合、高い位置合わせ精度が必要とされ
ないために、このような接続方法が可能となる。
部回路基板としてフレキシブル基板を用い、セラミック
ス基板と接続したフレキシブル基板８を折り曲げるよう
にして半導体素子裏面との接続を行なう。接続箇所が半
導体素子裏面の場合、高い位置合わせ精度が必要とされ
ないために、このような接続方法が可能となる。
以上説明したように本発明は二つの異なる回路基板間に
フリップチップを挟むように実装することにより裏面接
続を必要とする半導体素子の裏面接続が可能となる。従
って、サブストレイト電位を所定の値に設定することが
でき安定した電気特性が得られるようになる。また、配
線領域を上部回路基板に拡張することが可能となり、高
い実装密度が得られる。
フリップチップを挟むように実装することにより裏面接
続を必要とする半導体素子の裏面接続が可能となる。従
って、サブストレイト電位を所定の値に設定することが
でき安定した電気特性が得られるようになる。また、配
線領域を上部回路基板に拡張することが可能となり、高
い実装密度が得られる。
第１図は本発明の第１の実施例の断面図、第２図は本発
明の第２の実施例の断面図、第３図は本発明の第３の実
施例の断面図、第４図は従来構造の断面図である。 １・・・・・・セラミックス基板、２・・・・・・半導
体素子、３・・・・・・はんだバンプ電極、４・・・・
・・導電性ペースト、５・・・・・・回路基板、６・・
・・・・金属支柱、７・・・・・・絶縁性樹脂、８・・
・・・・フレキシブル回路基板。 代理人 弁理士 内 原 晋 月１図 箭４回
明の第２の実施例の断面図、第３図は本発明の第３の実
施例の断面図、第４図は従来構造の断面図である。 １・・・・・・セラミックス基板、２・・・・・・半導
体素子、３・・・・・・はんだバンプ電極、４・・・・
・・導電性ペースト、５・・・・・・回路基板、６・・
・・・・金属支柱、７・・・・・・絶縁性樹脂、８・・
・・・・フレキシブル回路基板。 代理人 弁理士 内 原 晋 月１図 箭４回
Claims (1)
- はんだバンプ電極を有する半導体素子を導体パターン
を有するセラミックス基板上にフェースダウンボンディ
ングしてなる混成集積回路装置において、前記半導体素
子を挟むように前記セラミックス基板とは反対側に導体
パターンを有する回路基板を設け、該回路基板の導体パ
ターンと前記半導体素子の裏面とを導電性樹脂により接
続したことを特徴とする混成集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63186215A JPH0235747A (ja) | 1988-07-25 | 1988-07-25 | 混成集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63186215A JPH0235747A (ja) | 1988-07-25 | 1988-07-25 | 混成集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0235747A true JPH0235747A (ja) | 1990-02-06 |
Family
ID=16184385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63186215A Pending JPH0235747A (ja) | 1988-07-25 | 1988-07-25 | 混成集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0235747A (ja) |
-
1988
- 1988-07-25 JP JP63186215A patent/JPH0235747A/ja active Pending
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