JPH0233210A - 出力トランジスタのバイアス電流キャンセル回路 - Google Patents
出力トランジスタのバイアス電流キャンセル回路Info
- Publication number
- JPH0233210A JPH0233210A JP63184387A JP18438788A JPH0233210A JP H0233210 A JPH0233210 A JP H0233210A JP 63184387 A JP63184387 A JP 63184387A JP 18438788 A JP18438788 A JP 18438788A JP H0233210 A JPH0233210 A JP H0233210A
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- JP
- Japan
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- transistor
- base
- circuit
- emitter
- current
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- 238000010586 diagram Methods 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、バッファー回路等を構成する出力トランジス
タのベース電流（以下バイアス電流と称す）をキャンセ
ルする回路に関するものである。
タのベース電流（以下バイアス電流と称す）をキャンセ
ルする回路に関するものである。
従来の技術
先ず、従来のバッファー回路の構成を第３図に示し説明
する。
する。
ＮＰＮトランジスタＴ１のエミッタとＮＰＮ トランジ
スタＴ２のエミッタが接続され、第１の定電流回路２に
接続される。
スタＴ２のエミッタが接続され、第１の定電流回路２に
接続される。
このＮＰＮトランジスタＴ、、Ｔ２接続される能動負荷
は、ＰＮＰ トランジスタＴ３．Ｔ、で構成され、ベー
スは共通で、エミッタはそれぞれ、直流電圧全■８に接
続され、かつＰＮＰ トランジスタＴ３のベースとコレ
クタは接続されている。
は、ＰＮＰ トランジスタＴ３．Ｔ、で構成され、ベー
スは共通で、エミッタはそれぞれ、直流電圧全■８に接
続され、かつＰＮＰ トランジスタＴ３のベースとコレ
クタは接続されている。
なお、ＮＰＮ トランジスタＴ１のコレクタは、ＰＮＰ
トランジスタＴ３のコレクタと接続されている。ＮＰ
Ｎ トランジスタＴ２のコレクタは、ＰＮＰ トランジ
スタＴ□のコレクタと接続されると共に、コレクタが直
流電圧源■３に接続され、エミッタが第２の定電流回路
３に接続されたＮＰＮトランジスタＴ５に接続される。
トランジスタＴ３のコレクタと接続されている。ＮＰ
Ｎ トランジスタＴ２のコレクタは、ＰＮＰ トランジ
スタＴ□のコレクタと接続されると共に、コレクタが直
流電圧源■３に接続され、エミッタが第２の定電流回路
３に接続されたＮＰＮトランジスタＴ５に接続される。
ＮＰＮ ）ランジスクＴ５のエミッタは、前記ＮＰＮ
トランジスタＴ２のベースに接続され、この接続点より
出力が端子１７を介して取り出される。
トランジスタＴ２のベースに接続され、この接続点より
出力が端子１７を介して取り出される。
なお、入力は端子１を介してＮＰＮトランジスタ２のベ
ースから印加されるよう構成されている。
ースから印加されるよう構成されている。
以上が従来のバッファー回路の構成である。
発明が解決しようとする課題
このような、回路構成において、出力端子４に十分に重
い負荷が接続されるとするならば、出力の５ＩＮＫｆｉ
流すなわち、第２の定ｉｉ流回路３の定電流値！。を十
分大きい値に設定しておく必要がある。これによって、
トランジスタＴ５のバイアス電流１１ （ＴＳＩ も
無視できなくなる。Ｉｌ＋＋ア５．は、ｌ。
い負荷が接続されるとするならば、出力の５ＩＮＫｆｉ
流すなわち、第２の定ｉｉ流回路３の定電流値！。を十
分大きい値に設定しておく必要がある。これによって、
トランジスタＴ５のバイアス電流１１ （ＴＳＩ も
無視できなくなる。Ｉｌ＋＋ア５．は、ｌ。
Ｉ ｓ （ＴＳＩ ＝
・・−・φ■ｈ ＦＥ ＋ｙｓ＋ で表わせる。
・・−・φ■ｈ ＦＥ ＋ｙｓ＋ で表わせる。
今、このバイアス電流値が無視できる程小さな値であれ
ば、トランジスタＴ、、Ｔ２のコレクタに流れる電流値
Ｉ Ｃ１＋ Ｉ Ｃ２′ はほぼ等しく第１の定電流
回路２の定電流値１１の半分の値が流れることになる。
ば、トランジスタＴ、、Ｔ２のコレクタに流れる電流値
Ｉ Ｃ１＋ Ｉ Ｃ２′ はほぼ等しく第１の定電流
回路２の定電流値１１の半分の値が流れることになる。
しかし、実際には、トランジスタＴ２のコレクタ電流Ｉ
Ｃ！’ は、 ！Ａ である。
Ｃ！’ は、 ！Ａ である。
すなわち、前記した如く、第２の定電流回路３の定電流
値■。が大きい程、トランジスタＴ５のバイアス電流Ｉ
８も大きくなり、トランジスタＴ１とＴ２のコレクタ電
流Ｉ ＣＩとＩ ＣＺ’ との電流値の差が大きくな
ってくる。これによって、トランジスタＴ１とＴ２のベ
ース−エミッタ間電位■□には差が生じる為、入力端子
ｌから印加される入力端子値と、出力端子２から出力さ
れる電力電圧値とは、一致せず、オフセット電圧が大き
くなる。
値■。が大きい程、トランジスタＴ５のバイアス電流Ｉ
８も大きくなり、トランジスタＴ１とＴ２のコレクタ電
流Ｉ ＣＩとＩ ＣＺ’ との電流値の差が大きくな
ってくる。これによって、トランジスタＴ１とＴ２のベ
ース−エミッタ間電位■□には差が生じる為、入力端子
ｌから印加される入力端子値と、出力端子２から出力さ
れる電力電圧値とは、一致せず、オフセット電圧が大き
くなる。
本発明は、上述した従来の欠点に鑑みてなされたもので
あり、バッファー回路等における出力トランジスタのバ
イアス電流をキャンセルして、出力のＳ Ｉ Ｎ Ｋ
電ｍによるオフセット電圧が発生しない回路を提供する
ものである。
あり、バッファー回路等における出力トランジスタのバ
イアス電流をキャンセルして、出力のＳ Ｉ Ｎ Ｋ
電ｍによるオフセット電圧が発生しない回路を提供する
ものである。
課題を解決するための手段
本発明の出力トランジスタのバイアス電流キャンセル回
路は、第１と第２のＮＰＮ トランジスタからなる差動
回路と、このトランジスタのエミッタ側には、第１の定
電流回路が接続され、コレクタ側には、それぞれ能動負
荷が接続されてなる差動増幅回路と、この差動増幅回路
の出力が、コレクタが直流電圧源に接続され、エミッタ
が第２の定電流回路に接続された第３のＮＰＮトランジ
スタのベースに接続され、この第３のＮＰＮトランジス
タのエミッタを出力とすると共に、前記、第２のＮＰＮ
Ｉ−ランジスタのベースに帰還され、第１のＮＰＮＩ
−ランジスタから人力信号を印加するよう構成されたバ
ッファー回路であって、前記第２の定電流回路と同一の
定電流値になるよう構成された第３の定電流回路を有し
、この第３の定電流回路は、コレクタが直流電圧源に接
続された、前記、第３のＮＰＮ トランジスタと同一特
性をもった第４のＮＰＮ トランジスタのエミッタに接
続され、この第４のＮＰＮトランジスタのベース電流値
を、前記、第３のＮＰＮ Ｉ−ランジスタのベースに伝
達するミラー回路とを備えて構成したものである。
路は、第１と第２のＮＰＮ トランジスタからなる差動
回路と、このトランジスタのエミッタ側には、第１の定
電流回路が接続され、コレクタ側には、それぞれ能動負
荷が接続されてなる差動増幅回路と、この差動増幅回路
の出力が、コレクタが直流電圧源に接続され、エミッタ
が第２の定電流回路に接続された第３のＮＰＮトランジ
スタのベースに接続され、この第３のＮＰＮトランジス
タのエミッタを出力とすると共に、前記、第２のＮＰＮ
Ｉ−ランジスタのベースに帰還され、第１のＮＰＮＩ
−ランジスタから人力信号を印加するよう構成されたバ
ッファー回路であって、前記第２の定電流回路と同一の
定電流値になるよう構成された第３の定電流回路を有し
、この第３の定電流回路は、コレクタが直流電圧源に接
続された、前記、第３のＮＰＮ トランジスタと同一特
性をもった第４のＮＰＮ トランジスタのエミッタに接
続され、この第４のＮＰＮトランジスタのベース電流値
を、前記、第３のＮＰＮ Ｉ−ランジスタのベースに伝
達するミラー回路とを備えて構成したものである。
作用
第３のＮＰＮＩ−ランジスタのベースに、このトランジ
スタのベース電流値と同等の電流値を流し込むことによ
り差動増幅器を構成する第１のＮＰＮトランジスタと、
第２のＮＰＮ トランジスタのコレクタ電流値には、差
が生じなくなる。
スタのベース電流値と同等の電流値を流し込むことによ
り差動増幅器を構成する第１のＮＰＮトランジスタと、
第２のＮＰＮ トランジスタのコレクタ電流値には、差
が生じなくなる。
実施例
以下本発明の一実施例について、図面を用いて詳細に説
明する。
明する。
第１図に本発明に係る出力トランジスタのバイアス電流
をキャンセルするキャンセル回路の一実施例を示す。
をキャンセルするキャンセル回路の一実施例を示す。
第１の定電流回路２に接続された、差動トランジスタＴ
、、Ｔ２とこのトランジスタＴ、、Ｔ２のコレクタに接
続される能動負荷を構成するトランジスタＴ３．Ｔ、及
びエミッタが第２の定電流回路３接続されたトランジス
タＴ５から構成されているのは、従来のバッファー回路
と同一である。
、、Ｔ２とこのトランジスタＴ、、Ｔ２のコレクタに接
続される能動負荷を構成するトランジスタＴ３．Ｔ、及
びエミッタが第２の定電流回路３接続されたトランジス
タＴ５から構成されているのは、従来のバッファー回路
と同一である。
本発明は、第２の定電流回路３と同一の定電流値になる
よう構成された、第３の定電流回路５を設け、この第３
の定電流回路３がコレクタが直流電圧源■８に接続され
たＮＰＮ トランジスタＴ６のエミッタに接続される。
よう構成された、第３の定電流回路５を設け、この第３
の定電流回路３がコレクタが直流電圧源■８に接続され
たＮＰＮ トランジスタＴ６のエミッタに接続される。
このトランジスタＴ６のベースは、エミッタが直流電圧
源■８に接続され、ベースとコレクタが接続されたＰＮ
Ｐ トランジスタＴ７のベースとコレクタ接続点に接続
される。
源■８に接続され、ベースとコレクタが接続されたＰＮ
Ｐ トランジスタＴ７のベースとコレクタ接続点に接続
される。
また、トランジスタＴ７のベースは、さらに、エミッタ
が直流電圧源■８に接続された、ＰＮＰトランジスタＴ
８のベースに接続され、このトランジスタＴ８のコレク
タが前記した、トランジスタＴ５のベースに接続される
よう構成する。
が直流電圧源■８に接続された、ＰＮＰトランジスタＴ
８のベースに接続され、このトランジスタＴ８のコレク
タが前記した、トランジスタＴ５のベースに接続される
よう構成する。
なお、同一の定電流値になるよう構成する第２と第３の
定電流回路３．５は第２図に示す如くトランジスタＴ、
とトランジスタＴゎのベースを共通にし、同一基準電圧
源■３に接続し、トランジスタＴ９及びトランジスタＴ
ゎのエミッタの抵抗ＲＡ、Ｒ８は同一値を選択しておけ
ばよい。
定電流回路３．５は第２図に示す如くトランジスタＴ、
とトランジスタＴゎのベースを共通にし、同一基準電圧
源■３に接続し、トランジスタＴ９及びトランジスタＴ
ゎのエミッタの抵抗ＲＡ、Ｒ８は同一値を選択しておけ
ばよい。
これによって第２の定電流回路３を構成するトランジス
タＴ９のコレクタ電流と、第３の定電流回路５を構成す
るトランジスタＴｌ１ｌのコレクタ電流とは完全に一致
する。この定電値を、ここでは１０と称してお（。
タＴ９のコレクタ電流と、第３の定電流回路５を構成す
るトランジスタＴｌ１ｌのコレクタ電流とは完全に一致
する。この定電値を、ここでは１０と称してお（。
今、出力トランジスタＴ５のエミッタに流れる電流と同
一の電流値■。がトランジスタＴ６のエミッタに流れれ
ば、このトランジスタＴ６のベースには、ＩＩＩＬ７．
ｌ なるベース電流が流れることになる・ Ｉ Ｂ ｆ
Ｔｅｌは・ １１ｆＴ＆＋ −・・・・・・■ ｈｒｉ＋〒６） で表わせる。
一の電流値■。がトランジスタＴ６のエミッタに流れれ
ば、このトランジスタＴ６のベースには、ＩＩＩＬ７．
ｌ なるベース電流が流れることになる・ Ｉ Ｂ ｆ
Ｔｅｌは・ １１ｆＴ＆＋ −・・・・・・■ ｈｒｉ＋〒６） で表わせる。
トランジスタＴ６のベースは、トランジスタＴ７のコレ
クタ、ベースに接続されているので、トランジスタＴ７
のコレクタ電ｆＪｔ Ｉ ｃ ｕｌ、は、Ｉｃｎｑ＋
＝Ｉａ＋ｔ６＋ Ｔａ＋ｙｔ、ｙｔ＋ ”””
■となる。トランジスタＴ３とＴ８のベース電流Ｉ Ｂ
（Ｔｆｆ・Ｔｌ１１は・はぼ は、上記の また、前記した如く、出力トランジスタＴ６のベース電
流電流Ｉ□７％＋ は、 となるのｈ ｒ
ｔ （ｒｓ） でバイアス電流Ｉ０は、 １０＝ Ｉｗ＋ｙｓ＋ Ｉ ｃｕＩｌｈ ＦＥ （
ｒｑ） となる。
クタ、ベースに接続されているので、トランジスタＴ７
のコレクタ電ｆＪｔ Ｉ ｃ ｕｌ、は、Ｉｃｎｑ＋
＝Ｉａ＋ｔ６＋ Ｔａ＋ｙｔ、ｙｔ＋ ”””
■となる。トランジスタＴ３とＴ８のベース電流Ｉ Ｂ
（Ｔｆｆ・Ｔｌ１１は・はぼ は、上記の また、前記した如く、出力トランジスタＴ６のベース電
流電流Ｉ□７％＋ は、 となるのｈ ｒ
ｔ （ｒｓ） でバイアス電流Ｉ０は、 １０＝ Ｉｗ＋ｙｓ＋ Ｉ ｃｕＩｌｈ ＦＥ （
ｒｑ） となる。
よって、■、■、■式より、Ｉ ＣｆＴ’７）は、ｈ
ＦＥ ｆｆ６１ ｈ ＦＥ ｆｆ６１ ｈ ＦＥ ＋７７） ・・・・・・■ となる。
ＦＥ ｆｆ６１ ｈ ＦＥ ｆｆ６１ ｈ ＦＥ ＋７７） ・・・・・・■ となる。
例えば、半導体集積化を図った場合の、同一チップ内Ｎ
ＰＮ トランジスタ同志、及びＰＮＰトランジスタ同志
のＲＦＥは、はぼ同じ値になるから、Ｉｏは、 で表わせる。
ＰＮ トランジスタ同志、及びＰＮＰトランジスタ同志
のＲＦＥは、はぼ同じ値になるから、Ｉｏは、 で表わせる。
・・・・・・■
トランジスタＴ７とトランジスタＴ８のコレクタに流れ
る電流は、基本的に等しいからｌｃ＋ｔｕで表わせる。
る電流は、基本的に等しいからｌｃ＋ｔｕで表わせる。
・・・・・・■
今、トランジスタＴ２のコレクタ電流ＩＣ２は、Ｉｃｚ
＝Ｉｃｚ Ｉｇ ・・・・・■ となるが、トランジスタのＲ１，が十分大とするならば
、ｆｏは非常に小さい値となりＩｃｚとｒｃｚは、はぼ
等しい値となる。
＝Ｉｃｚ Ｉｇ ・・・・・■ となるが、トランジスタのＲ１，が十分大とするならば
、ｆｏは非常に小さい値となりＩｃｚとｒｃｚは、はぼ
等しい値となる。
よって、差動トランジスタＴ、と第２のコレクタに流れ
るｌ ｃ＋とＩ Ｃ！’ はほぼ等しい値となって、ト
ランジスタＴ１のベース−エミッタ間電圧Ｖｌ１１！＋
ＴＩ＋と、トランジスタＴ２のベースーエミノタ間電圧
■□、７□、を、常に等しくできる。
るｌ ｃ＋とＩ Ｃ！’ はほぼ等しい値となって、ト
ランジスタＴ１のベース−エミッタ間電圧Ｖｌ１１！＋
ＴＩ＋と、トランジスタＴ２のベースーエミノタ間電圧
■□、７□、を、常に等しくできる。
発明の効果
本発明に於いては、前記した如く、出力トランジスタＳ
Ｉ” Ｋ”！ ａＩ２の値に関係なく、差動トランジス
タＴ、、Ｔ２のベースーエミンタ間電圧ＶｌｌＥｌｌｌ
＋ ｖ、□第２１を等しくできるので、オフセット電
圧の発生を軽濾することができ、端子１から印加される
入力端子値に対する端子２の出力電圧値をより高精度に
することができる。
Ｉ” Ｋ”！ ａＩ２の値に関係なく、差動トランジス
タＴ、、Ｔ２のベースーエミンタ間電圧ＶｌｌＥｌｌｌ
＋ ｖ、□第２１を等しくできるので、オフセット電
圧の発生を軽濾することができ、端子１から印加される
入力端子値に対する端子２の出力電圧値をより高精度に
することができる。
第１図は、本発明に係るバッファー回路のバイアス電流
キャンセル回路の一実施例を示す回路図、第２図は、第
１図における、第１と第２の定電流回路を示す回路図、
第３図は、従来のバッファー回路図である。 １・・・・・・入力端子、４・・・・・・出力端子、２
・・・・・・第１の定電流回路、３・・・・・・第２の
定電流回路、５・旧・・第３の定電流回路。 代理人の氏名 弁理士 粟野重孝 はか１名図 第３図 第 図 第１の定電流回路 ５７３の定ｔｉ 回路 ３第２の定を澄可洛
キャンセル回路の一実施例を示す回路図、第２図は、第
１図における、第１と第２の定電流回路を示す回路図、
第３図は、従来のバッファー回路図である。 １・・・・・・入力端子、４・・・・・・出力端子、２
・・・・・・第１の定電流回路、３・・・・・・第２の
定電流回路、５・旧・・第３の定電流回路。 代理人の氏名 弁理士 粟野重孝 はか１名図 第３図 第 図 第１の定電流回路 ５７３の定ｔｉ 回路 ３第２の定を澄可洛
Claims (1)
- 第１と第２のＮＰＮトランジスタからなる差動回路と、
この第１と第２のＮＰＮトランジスタのエミッタ側には
、第１の定電流回路が接続され、コレクタ側には、それ
ぞれ能動負荷が接続されてなる差動増幅回路と、この差
動増幅回路の出力が、コレクタが直流電圧源に接続され
、エミッタが第２の定電流回路に接続された、第３のＮ
ＰＮトランジスタのベースに接続され、この第３のＮＰ
Ｎトランジスタのエミッタを出力とすると共に、前記、
第２のＮＰＮトランジスタに帰還され、第１のＮＰＮト
ランジスタのベースから入力信号を印加するよう構成さ
れた、バッファー回路であって、前記、第２の定電流回
路と同一の定電流値になるよう構成された第３の定電流
回路を有し、この第３の定電流回路が、コレクタが直流
電圧源に接続された第３のＮＰＮトランジスタと同一特
性をもった、第４のＮＰＮトランジスタのエミッタに接
続され、この第４のＮＰＮトランジスタのベース電流値
を前記、第３のＮＰＮトランジスタのベースに伝達する
ミラー回路とを備えて構成されたことを特徴とする出力
トランジスタのバイアス電流キャンセル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63184387A JPH0233210A (ja) | 1988-07-22 | 1988-07-22 | 出力トランジスタのバイアス電流キャンセル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63184387A JPH0233210A (ja) | 1988-07-22 | 1988-07-22 | 出力トランジスタのバイアス電流キャンセル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0233210A true JPH0233210A (ja) | 1990-02-02 |
Family
ID=16152293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63184387A Pending JPH0233210A (ja) | 1988-07-22 | 1988-07-22 | 出力トランジスタのバイアス電流キャンセル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0233210A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014017680A (ja) * | 2012-07-10 | 2014-01-30 | New Japan Radio Co Ltd | 演算増幅器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01183207A (ja) * | 1988-01-18 | 1989-07-21 | New Japan Radio Co Ltd | 差動増幅回路 |
-
1988
- 1988-07-22 JP JP63184387A patent/JPH0233210A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01183207A (ja) * | 1988-01-18 | 1989-07-21 | New Japan Radio Co Ltd | 差動増幅回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014017680A (ja) * | 2012-07-10 | 2014-01-30 | New Japan Radio Co Ltd | 演算増幅器 |
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