JPH0233210A - 出力トランジスタのバイアス電流キャンセル回路 - Google Patents

出力トランジスタのバイアス電流キャンセル回路

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Publication number
JPH0233210A
JPH0233210A JP63184387A JP18438788A JPH0233210A JP H0233210 A JPH0233210 A JP H0233210A JP 63184387 A JP63184387 A JP 63184387A JP 18438788 A JP18438788 A JP 18438788A JP H0233210 A JPH0233210 A JP H0233210A
Authority
JP
Japan
Prior art keywords
transistor
base
circuit
emitter
current
Prior art date
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Pending
Application number
JP63184387A
Other languages
English (en)
Inventor
Koichi Yamada
耕一 山田
Yasuhiro Goto
泰宏 後藤
Shigeyoshi Hayashi
林 成嘉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Panasonic Holdings Corp
Original Assignee
Rohm Co Ltd
Matsushita Electric Industrial Co Ltd
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Publication date
Application filed by Rohm Co Ltd, Matsushita Electric Industrial Co Ltd filed Critical Rohm Co Ltd
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Publication of JPH0233210A publication Critical patent/JPH0233210A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、バッファー回路等を構成する出力トランジス
タのベース電流(以下バイアス電流と称す)をキャンセ
ルする回路に関するものである。
従来の技術 先ず、従来のバッファー回路の構成を第3図に示し説明
する。
NPNトランジスタT1のエミッタとNPN トランジ
スタT2のエミッタが接続され、第1の定電流回路2に
接続される。
このNPNトランジスタT、、T2接続される能動負荷
は、PNP トランジスタT3.T、で構成され、ベー
スは共通で、エミッタはそれぞれ、直流電圧全■8に接
続され、かつPNP トランジスタT3のベースとコレ
クタは接続されている。
なお、NPN トランジスタT1のコレクタは、PNP
 トランジスタT3のコレクタと接続されている。NP
N トランジスタT2のコレクタは、PNP トランジ
スタT□のコレクタと接続されると共に、コレクタが直
流電圧源■3に接続され、エミッタが第2の定電流回路
3に接続されたNPNトランジスタT5に接続される。
NPN )ランジスクT5のエミッタは、前記NPN 
トランジスタT2のベースに接続され、この接続点より
出力が端子17を介して取り出される。
なお、入力は端子1を介してNPNトランジスタ2のベ
ースから印加されるよう構成されている。
以上が従来のバッファー回路の構成である。
発明が解決しようとする課題 このような、回路構成において、出力端子4に十分に重
い負荷が接続されるとするならば、出力の5INKfi
流すなわち、第2の定ii流回路3の定電流値!。を十
分大きい値に設定しておく必要がある。これによって、
トランジスタT5のバイアス電流11 (TSI  も
無視できなくなる。Il++ア5.は、l。
I s (TSI  =              
 ・・−・φ■h FE +ys+ で表わせる。
今、このバイアス電流値が無視できる程小さな値であれ
ば、トランジスタT、、T2のコレクタに流れる電流値
I C1+  I C2′ はほぼ等しく第1の定電流
回路2の定電流値11の半分の値が流れることになる。
しかし、実際には、トランジスタT2のコレクタ電流I
 C!’ は、 !A である。
すなわち、前記した如く、第2の定電流回路3の定電流
値■。が大きい程、トランジスタT5のバイアス電流I
8も大きくなり、トランジスタT1とT2のコレクタ電
流I CIとI CZ’  との電流値の差が大きくな
ってくる。これによって、トランジスタT1とT2のベ
ース−エミッタ間電位■□には差が生じる為、入力端子
lから印加される入力端子値と、出力端子2から出力さ
れる電力電圧値とは、一致せず、オフセット電圧が大き
くなる。
本発明は、上述した従来の欠点に鑑みてなされたもので
あり、バッファー回路等における出力トランジスタのバ
イアス電流をキャンセルして、出力のS I N K 
電mによるオフセット電圧が発生しない回路を提供する
ものである。
課題を解決するための手段 本発明の出力トランジスタのバイアス電流キャンセル回
路は、第1と第2のNPN トランジスタからなる差動
回路と、このトランジスタのエミッタ側には、第1の定
電流回路が接続され、コレクタ側には、それぞれ能動負
荷が接続されてなる差動増幅回路と、この差動増幅回路
の出力が、コレクタが直流電圧源に接続され、エミッタ
が第2の定電流回路に接続された第3のNPNトランジ
スタのベースに接続され、この第3のNPNトランジス
タのエミッタを出力とすると共に、前記、第2のNPN
 I−ランジスタのベースに帰還され、第1のNPNI
−ランジスタから人力信号を印加するよう構成されたバ
ッファー回路であって、前記第2の定電流回路と同一の
定電流値になるよう構成された第3の定電流回路を有し
、この第3の定電流回路は、コレクタが直流電圧源に接
続された、前記、第3のNPN トランジスタと同一特
性をもった第4のNPN トランジスタのエミッタに接
続され、この第4のNPNトランジスタのベース電流値
を、前記、第3のNPN I−ランジスタのベースに伝
達するミラー回路とを備えて構成したものである。
作用 第3のNPNI−ランジスタのベースに、このトランジ
スタのベース電流値と同等の電流値を流し込むことによ
り差動増幅器を構成する第1のNPNトランジスタと、
第2のNPN トランジスタのコレクタ電流値には、差
が生じなくなる。
実施例 以下本発明の一実施例について、図面を用いて詳細に説
明する。
第1図に本発明に係る出力トランジスタのバイアス電流
をキャンセルするキャンセル回路の一実施例を示す。
第1の定電流回路2に接続された、差動トランジスタT
、、T2とこのトランジスタT、、T2のコレクタに接
続される能動負荷を構成するトランジスタT3.T、及
びエミッタが第2の定電流回路3接続されたトランジス
タT5から構成されているのは、従来のバッファー回路
と同一である。
本発明は、第2の定電流回路3と同一の定電流値になる
よう構成された、第3の定電流回路5を設け、この第3
の定電流回路3がコレクタが直流電圧源■8に接続され
たNPN トランジスタT6のエミッタに接続される。
このトランジスタT6のベースは、エミッタが直流電圧
源■8に接続され、ベースとコレクタが接続されたPN
P トランジスタT7のベースとコレクタ接続点に接続
される。
また、トランジスタT7のベースは、さらに、エミッタ
が直流電圧源■8に接続された、PNPトランジスタT
8のベースに接続され、このトランジスタT8のコレク
タが前記した、トランジスタT5のベースに接続される
よう構成する。
なお、同一の定電流値になるよう構成する第2と第3の
定電流回路3.5は第2図に示す如くトランジスタT、
とトランジスタTゎのベースを共通にし、同一基準電圧
源■3に接続し、トランジスタT9及びトランジスタT
ゎのエミッタの抵抗RA、R8は同一値を選択しておけ
ばよい。
これによって第2の定電流回路3を構成するトランジス
タT9のコレクタ電流と、第3の定電流回路5を構成す
るトランジスタTl1lのコレクタ電流とは完全に一致
する。この定電値を、ここでは10と称してお(。
今、出力トランジスタT5のエミッタに流れる電流と同
一の電流値■。がトランジスタT6のエミッタに流れれ
ば、このトランジスタT6のベースには、IIIL7.
l なるベース電流が流れることになる・ I B f
Telは・ 11fT&+  −・・・・・・■ hri+〒6) で表わせる。
トランジスタT6のベースは、トランジスタT7のコレ
クタ、ベースに接続されているので、トランジスタT7
のコレクタ電fJt I c ul、は、Icnq+ 
 =Ia+t6+   Ta+yt、yt+  ”””
■となる。トランジスタT3とT8のベース電流I B
 (Tff・Tl11は・はぼ は、上記の また、前記した如く、出力トランジスタT6のベース電
流電流I□7%+  は、      となるのh r
t (rs) でバイアス電流I0は、 10= Iw+ys+   I cuIlh FE (
rq) となる。
よって、■、■、■式より、I CfT’7)は、h 
FE ff61 h FE ff61 h FE +77) ・・・・・・■ となる。
例えば、半導体集積化を図った場合の、同一チップ内N
PN トランジスタ同志、及びPNPトランジスタ同志
のRFEは、はぼ同じ値になるから、Ioは、 で表わせる。
・・・・・・■ トランジスタT7とトランジスタT8のコレクタに流れ
る電流は、基本的に等しいからlc+tuで表わせる。
・・・・・・■ 今、トランジスタT2のコレクタ電流IC2は、Icz
  =Icz  Ig ・・・・・■ となるが、トランジスタのR1,が十分大とするならば
、foは非常に小さい値となりIczとrczは、はぼ
等しい値となる。
よって、差動トランジスタT、と第2のコレクタに流れ
るl c+とI C!’ はほぼ等しい値となって、ト
ランジスタT1のベース−エミッタ間電圧Vl11!+
TI+と、トランジスタT2のベースーエミノタ間電圧
■□、7□、を、常に等しくできる。
発明の効果 本発明に於いては、前記した如く、出力トランジスタS
I” K”! aI2の値に関係なく、差動トランジス
タT、、T2のベースーエミンタ間電圧VllElll
+  v、□第21を等しくできるので、オフセット電
圧の発生を軽濾することができ、端子1から印加される
入力端子値に対する端子2の出力電圧値をより高精度に
することができる。
【図面の簡単な説明】
第1図は、本発明に係るバッファー回路のバイアス電流
キャンセル回路の一実施例を示す回路図、第2図は、第
1図における、第1と第2の定電流回路を示す回路図、
第3図は、従来のバッファー回路図である。 1・・・・・・入力端子、4・・・・・・出力端子、2
・・・・・・第1の定電流回路、3・・・・・・第2の
定電流回路、5・旧・・第3の定電流回路。 代理人の氏名 弁理士 粟野重孝 はか1名図 第3図 第 図 第1の定電流回路 573の定ti 回路 3第2の定を澄可洛

Claims (1)

    【特許請求の範囲】
  1. 第1と第2のNPNトランジスタからなる差動回路と、
    この第1と第2のNPNトランジスタのエミッタ側には
    、第1の定電流回路が接続され、コレクタ側には、それ
    ぞれ能動負荷が接続されてなる差動増幅回路と、この差
    動増幅回路の出力が、コレクタが直流電圧源に接続され
    、エミッタが第2の定電流回路に接続された、第3のN
    PNトランジスタのベースに接続され、この第3のNP
    Nトランジスタのエミッタを出力とすると共に、前記、
    第2のNPNトランジスタに帰還され、第1のNPNト
    ランジスタのベースから入力信号を印加するよう構成さ
    れた、バッファー回路であって、前記、第2の定電流回
    路と同一の定電流値になるよう構成された第3の定電流
    回路を有し、この第3の定電流回路が、コレクタが直流
    電圧源に接続された第3のNPNトランジスタと同一特
    性をもった、第4のNPNトランジスタのエミッタに接
    続され、この第4のNPNトランジスタのベース電流値
    を前記、第3のNPNトランジスタのベースに伝達する
    ミラー回路とを備えて構成されたことを特徴とする出力
    トランジスタのバイアス電流キャンセル回路。
JP63184387A 1988-07-22 1988-07-22 出力トランジスタのバイアス電流キャンセル回路 Pending JPH0233210A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014017680A (ja) * 2012-07-10 2014-01-30 New Japan Radio Co Ltd 演算増幅器

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01183207A (ja) * 1988-01-18 1989-07-21 New Japan Radio Co Ltd 差動増幅回路

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