JPH02309620A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH02309620A
JPH02309620A JP1130764A JP13076489A JPH02309620A JP H02309620 A JPH02309620 A JP H02309620A JP 1130764 A JP1130764 A JP 1130764A JP 13076489 A JP13076489 A JP 13076489A JP H02309620 A JPH02309620 A JP H02309620A
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JP
Japan
Prior art keywords
alignment
wafer
integrated circuit
semiconductor integrated
alignment mark
Prior art date
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Pending
Application number
JP1130764A
Other languages
English (en)
Inventor
Katsuhiko Tsuura
克彦 津浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Filing date
Publication date
Application filed by Matsushita Electronics Corp filed Critical Matsushita Electronics Corp
Priority to JP1130764A priority Critical patent/JPH02309620A/ja
Publication of JPH02309620A publication Critical patent/JPH02309620A/ja
Pending legal-status Critical Current

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  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体集積回路、特に微細化された大容量メ
モリ集積回路の製造工程で使用し、中でも、冗長救済工
程のレーザ加工装置で使用するアライメントマークに関
するものである。
従来の技術 従来、この種の微細化された大容量メモリ集積回路の製
造工程で使用し、中でも冗長救済工程で([するアライ
メントマークは、第4図および第5図に示すように構成
されていた。
第4図は従来のアライメントマークを形成した半導体集
積回路の部分平面図、第5図は第4図のXs −L断面
図である。半導体集積回路チップ11は半導体ウェハ1
5の上に製造されており、この半導体集積回路チップ1
1を切ル離すwi域のスクライブレイン12の上Ktエ
バアライメントマーク13゜13’、 13@が形成さ
れている。これらワエハアフイメントマー・り13,1
3’、13“は、半導体集積回路の中の冗長救済回路の
中で使用しているヒユーズのマスク上に入れられたマー
クで、このヒユーズのマスクを用いてヒユーズ材料のポ
リシリコンやポリサイド(金属シリサイド/ポリシリコ
ン構造)に形成されており、それぞれ上部及び周囲を、
層間絶縁膜およびパッシベーション族14で覆われてい
る。それぞれを覆っている層間絶縁膜およびバツシベー
ション膜1411−1、tエハアフィメントマーク13
.13“、1310間を、エツチングによシ除去、され
ておシスクライブレイン12と同じ面i1出ている。
冗長救済回路の中で使用しているヒユーズを切断加工す
るためのレーザ加工装置は、半導体ウェハ15の複数箇
所に形成され九これらウェハアライメントマーク13.
13’、13”によシ、半導体ウェハ15の水平方向出
しを行ってウェハのY座標の位置の確定を行い、次に半
導体ウェハ15(D水平方向出しtl!用り九?エハア
フイメントマーク13 、13’、 13゜と直交する
別のウェハアライメントマークにより、ウニへの垂直方
向のxisの位置を確定し、半導体ウェハ150XPI
i標とY!M標の位置を確定する。
そして確定され九半導体ウェハ15のX座標とY座標の
位置から冗長救済処理で切断するヒユーズの位置を計算
して求めて、切断するヒユーズにレーザ光が照射される
ように半導体ウェハ15を高精度で移動し、レーザ光を
照射して、冗長救済回路の中のヒユーズを切断している
発明が解決しようとする課題 しかし、このような従来の構成では、正常なウェハアラ
イメントができない場合があるという問題があった。こ
れを第6図を用いて説明する。
第6図は、第4図のウェハアライメントマーク13.1
3’、13’のx、−x;方向にウェハアライメント用
レーザ光を走査したときのV−ザ光の反射強度を示した
ものである。ウェハアライメントマークが1本の場合、
半導体集積回路チップ11の端のAt配線などの反射ピ
ークをウェハアライメントマークと誤まることがあるの
で、3本のウェハアライメントマーク13.13’、1
3’ を使用している。ウェハアライメントマーク13
.13’からのレーザ光の反射のピークの中央の距*c
は、ウェハアライメントマーク13.13のパターンの
中央の距離と等しく、九とえハ20μmである。ウェハ
アライメントマーク13I。
13°からのレーザ光の反射のピークの中央の距離dは
、ウェハアライメントマーク13 、13のパターンの
中央の距離と等しく、九とえば26μtnである。
このような9エバアライメントマーク13.13’の距
離と、9エバアライメントマーク13.13の距離とを
、20μmと26μmのように特徴的にして、アブイメ
ンF用V−ザ光の反射ピークを特徴付けて総合的ニワエ
ハアブイメントマーク13.13’、13”の確定を行
っている。ところが、ウェハアライメントマークを覆っ
ている層間絶縁[14の端からのアライメント用レーザ
光の反射強度が強いピーク16があることが、ロットの
中にはある。よって、V −ザ光の反射強度レベA/Z
でレーザ光の反射信号を計算処理すると、第6図のよう
に4本のV−ザ光の反射ピークがあるこ上になり、ピー
ク間距離としてCとCとfの3つ得られ、ウェハアライ
メントマーク13.13’、 13”と認識す尿3本の
レーザ光の反射強度ピークのピーク間距離Cとdの2つ
得られる場合と一致しなくなり、ウェハアライメントマ
ークを確定することができないことがあり、ウェハアラ
イメントができないという問題があった。
本発明はと記間趙を解決するものであり、冗長救済処理
工程でのレーザ加工装置の正常なウェハアライメントを
で自るアライメントマークを形成した半導体集積回路を
提供することを目的とするものである。
課題を解決するための手段 上記問題を解決するため本発明は、半導体ウェハ上に複
数列形成されたアライメントマークの上部と周囲を選択
エツチングにより連続して層間絶縁膜とパッシベーショ
ン膜の少なくとも一方で覆ったものである。
また、アライメントマークをヒユーズのマスク上に入れ
てヒユーズ材料と同一の材料で形成しtものである。
ま九、アライメントマークをスクフイグレイン上く形成
し九ものである。
作用 上記構成により、半導体ウェハ土に複数列形成されたア
ライメントマークは、上部と周囲を層間絶縁膜と、パッ
シベーション膜の少なくとも一方で覆われるこ上によっ
て、マークの欠落はなくなり、さらに覆っている層間絶
縁膜や、パッシベーション膜が連続しているこ上によっ
て、それらの段差がなくなり、アライメント用レーザ光
の不要な反射が押えられる。
また、ヒユーズと同じマスク上に入れてヒユーズと同一
材料のアライメントマークとして形成したこ上によって
、異なるマスクのアライメントマークを使用した場合に
発生するウェハアライメントの重ね合せ誤差が少なくな
る。
ま九、スクライブレイン上く形成したアライメントマー
クであるので、半導体ウェハからの半導体集積回路チッ
プの取れ数が減ることが無い。
実施例 以下、本発明の一実施例を図面に基づいて説明する。
第1図は、本発明の一実施例を示すアライメントマーク
を形成した半導体集積回路の部分平面図、第2図は第1
図のX、−X、断面図である。
半導体集積回路チップ1は半導体ウェハ5の上に製造さ
れており、この半導体集積回路チップ1金切り離す@域
のスクライブレイン20上に’7エハアプイメントマー
ク3.3.3が形成されている。これらウェハアライメ
ントマーク3.3 、3は、半導体集積回路の中の冗長
救済回路の中で使用しているヒユーズのマスク上に入れ
られたマークで、コノヒユーズのマスクを用いてヒユー
ズ材料のポリシリコンや、ポリサイドで形成され、これ
ら3本のウェハアライメントマーク3,3°、3“の上
部および周囲を選択エツチングによシ連続して層間絶M
Wおよびパッシベーション膜4で覆っている。
ウェハアライメントマーク3.31の間、およびウェハ
アライメントマーク3′、3°の間は、層間絶縁膜およ
びバックページヨシ膜4で連続して覆っておシスクライ
ブレイン2の面が出ていない。
第3図は、第1図のウェハアライメントマーク3 、3
’ 、 3@の°X、−X:方向にウェハアライメント
用レーザ光を走査したときのレーザ光の反射強度を示し
たものである。3本の9エバアライメントマーク3,3
°、3 からのレーザ光の反射による3本のアライメン
ト用レーザ光の反射ピークがきれいに出ている。ウェハ
アライメントマーク3.3’カラのレーザ光の反射ビー
クの中央の距離aは、ウェハアライメントマーク3.3
のバ!−ンの中央と等しく、たとえば20μmである。
ウェハアライメントマーク3’、 3”からのレーザ光
の反射のピークの中央の距離すは、ウェハアライメント
マーク3’m3°のバ!−ンの中央の距離と等しく、た
とえば26μm・である。このようなウエハアフイメン
トマ−93、3’の距離と、9工八アライメントマーク
3′。
3@の距離とを、20μmと26μmのように特徴的に
して、アライメントマ−ザ光の反射を特徴付けて総合的
にウェハアライメントマーク3.3’、3’の碓定ヲ行
っている。ウェハアライメントマーク3゜3°問および
ウェハアライメントマーク3’ 、 3” 間は、層闇
絶#膜およびパッシベーション膜4で覆われてお9スク
ライブレイン20面は出ておらず平坦となっているため
、ウェハアライメントマーク3゜3°、31以外からの
アライメント用レーザ光の反射ピークは無い。し友がっ
て、レーザ光の反射強度レベlvzで、レーザ光の反射
信号をtF算熱処理ると第3図のように3本のレーザ光
の反射ピークが得られ、特徴付けられたアライメント用
レーザ光の反射ピークから総合的に9エバアライメント
マーク3.3’、3“を確実に確定でき、正常なウェハ
アライメントを行うことができ、この後の冗長救済のレ
ーザ加工処理を正確に行うことができる。
なお、本実施例ではウェハアライメントマーク3.3°
、3”を層間絶縁膜およびバックページヨシ膜4で覆っ
ているが、ウェハアライメントマーク3゜31.3“を
層間絶縁Mtft、はパッシベーションl1iQT覆っ
てもよく、ま友アフイメント精度は少しISちるが、ヒ
ユーズのマスクとは別のマスクに入れられ九マークで、
とューメ材料以外のA/糸金金属形成してもよい。また
ウェハアライメントマーク3゜3°、3“をスクライブ
レイン2の1に1聞直しているが、半導体ウェハ5の1
の特定のチップ位[i1アブイメント専用のチップとし
て半導体集積回路チップlを形成せずにアライメントマ
ークの入れられたチップとしてもよい。このとき、半導
体集積回路チップlの取れ数が少し減る。゛また、チッ
プサイズは少し大きくなるが、半導体集積回路チップ1
の内にアライメントマークtljけてもよい。
発明の幼果 以上のように本発明によれば、複数列のアライメントマ
ークの上部と周囲を連続して層間絶縁膜とパッシベーシ
ョン膜の少なくとも一方で覆ったこと罠より、複数本の
安定したアライメントマークの9エハアフイメント用レ
ーザ光の反射信号を得ることが可能となり、正確なりエ
ハアフィメントを行うことができ、よって従来発生して
いた不正確なアライメントによる未冗長救済処理の歩留
低下を防ぐことが可能となり、冗長救済処理工程のV−
ザ加工装置の安定稼動や、正確な処理ができるという優
れた効果を得ることができる。
また、アライメントマークをヒューズト同シffスク土
に入れてヒユーズと同一材料で形成するこトニヨって、
異なるマスクのアライメントマークを使用した場合に発
生するウェハアライメントの重ね合せ誤差を少なくする
ことができる。
サラに、アライメントマークをスクライブレイン上に形
成するととKよって、半導体ワエハr−らの半導体集積
回路チップの取れ数の減少を防止することができる。
【図面の簡単な説明】
第1図は本発明の一実施例を示すアライメントマークを
形成した半導体集積回路の部分平面図、第2図は第1図
のX、−X:断面図、第3図は第1図のX、−X;方向
のアライメントマ−ザ光の反射強度特性図、第4因は従
来のアライメントマークを形成し友半導体集積回路の部
分平面図、第5図は第4図のX、−X1断面図、第6図
は第4図のx、−X、方向の7ライメント用レーザ光の
反射強度特性図である。 l・・・半導体集lI&回路チップ、2・・・スクライ
グVイン、3.3.3・・・ワエハアライメントマーク
、4・・・層間絶#に膜およびパッシベーション膜、5
・・・半導体ワエハ。 代理人   森  本  義  弘 第f図 第2図 5  $1本シz/) 第3図 第4図 第5図 第2−

Claims (1)

  1. 【特許請求の範囲】 1、半導体ウエハ上に複数列形成されたアライメントマ
    ークの上部と周囲を、選択エッチングにより連続して層
    間絶縁膜とパッシベーシヨン膜の少なくとも一方で覆つ
    た半導体集積回路。 2、アライメントマークをヒューズのマスク上に入れて
    ヒューズ材料と同一の材料で形成した請求項1記載の半
    導体集積回路。 3、アライメントマークを半導体ウエハのスクライブレ
    イン上に形成した請求項1記載の半導体集積回路。
JP1130764A 1989-05-24 1989-05-24 半導体集積回路 Pending JPH02309620A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH053243A (ja) * 1991-06-21 1993-01-08 Nec Kyushu Ltd 半導体装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62156833A (ja) * 1985-12-28 1987-07-11 Toshiba Corp 半導体装置の製造方法
JPS63119528A (ja) * 1986-11-07 1988-05-24 Matsushita Electronics Corp 半導体装置の製造方法
JPH02150013A (ja) * 1988-11-30 1990-06-08 Sony Corp 露光位置合わせ方法

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