JPH02306715A - 入力信号スイッチング回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、外部より入力された信号を入力段で遅延させ
ることなく高速に内部回路へ伝える入力信号スイッチン
グ回路に関するものである。

（従来の技術） 近年、回路素子自身の高速化に伴い、外部より入力され
た信号の入力初段での遅れが、全体の速度の大きな割合
を占めつつあり、外部信号を遅延させることなく内部回
路へ伝えることが、全体の速度向上に極めて有効な手段
となっている。

以下に従来の入力信号スイッチング回路について説明す
る。

第３図は、従来の入力信号スイッチング回路の構成を示
すものである。第３図において、１は入力ノード、６は
出力ノード、７はインバータ回路であり、インバータ回
路７を複数段直列接続した構成である。

以上のように構成された入力信号スイッチング回路にお
いて、以下その動作について説明する。

まず、入力ノード１において、高レベルから低レベルに
、入力信号が遷移すると、入力ノード１に接続されたイ
ンバータ回路７は、入力信号レベルが低レベルと検出で
きるスイッチングレベル以下に下がった時点で、低レベ
ルから高レベルへ、出力を遷移させる。２段目のインバ
ータ回路７は、入力信号レベルが低レベルより高レベル
になったと検出できるスイッチングレベル以上になった
時点で、自身の出力を高レベルより低レベルに移す。

この繰り返しで出力まで、信号を伝える。スイッチング
レベルは、高レベルから低レベル、もしくはその逆どち
らをも高速にスイッチングするために、入力振幅の１／
２のレベルに設定されることが多い、　　（発明が解決
しようとする課題）しかしながら、上記の従来の構成で
は、入力信号レベルが、高レベルから低レベルもしくは
、低レベルから高レベルへゆっくりと遷移する場合。

入力振幅の１／２に設定されたスイッチングレベルへ入
力信号レベルが達する時間が無視できなくなり、全体の
スイッチング時間を大きく遅らせるという欠点を有して
いた。

本発明は、上記従来の問題点を解決するもので、入力信
号レベルが、高レベルもしくは、低レベルへ、ゆっくり
と遷移しても、高速なスイッチングを可能とすることを
目的とする。

（課題を解決するための手段） この目的を達成するために、本発明の入力信号スイッチ
ング回路は、スイッチングレベルが、高いインバータと
、低いインバータとを入力信号に対して並列に接続し、
高レベルから低レベルと２、低レベルから高レベルへの
スイッチングをそれぞれ別のインバータで高速に行うこ
とを特徴とする。

（作　用） この構成によって、入力信号レベルの遷移が遅い場合で
も高レベルから低レベルと、低レベルがら高レベルをそ
れぞれ別々に高速にスイッチングすることができる。

（実施例） 以下、本発明の一実施例について、図面を参照しながら
説明する。

第１図は、本発明の第１の実施例における入力信号スイ
ッチング回路の構成を示すものである。

第１図において、１は入力ノードを示し、２はスイッチ
ングレベルを、入力振幅の１７２よりも高く設定したイ
ンバータ、３はスイッチングレベルを、入力振幅の１７
２よりも低く設定したインバータを示す、２１はインバ
ータ２の出力ノード、３１はインバータ３の出力ノード
である。４は排他的論理和ゲート回路を示し、４１はそ
の出力ノードである。

５はＤフリップフロップ回路であり、６はＤフリップフ
ロップ回路５の出力ノードである。インバータ２とイン
バータ３の出力は、排他的論理和ゲート回路４に入力さ
れ、その出力は、Ｄフリップフロップ回路５のクロック
端子に入力され、Ｄ端子には入力信号が入力され、その
負論理出力が。

出力ツードロとなっている。

以上のように構成された入力信号スイッチング回路につ
いて、以下その動作を説明する。

まず、第４図にその波形図を示す、入力ノード１に第４
図に図示の信号が入力されたとき、まずＡの時点で、イ
ンバータ２は、低レベルと認識し。

インバータ２の出力は低レベルから高レベルへ遷移する
。また、インバータ３の出力は、Ｃの時点で低レベルと
認識するため、インバータ２の出力より、Ａ点から０点
の時間だけ遅れて低レベルから高レベルへ遷移する。ま
た、入力ノード１が、逆に低レベルから高レベルへ遷移
する場合は、まずＤの時点でインバータ３が、高レベル
と認識し。

インバータ３の出力ノード３１は、高レベルから低レベ
ルへと遷移する。インバータ２が高レベルと認識するの
は、Ｆの時点であるため、第４図に図示のＤ点よりＦ点
の時間だけインバータ３に遅れて高レベルより低レベル
へ遷移する。排他的論理和ゲート回路４は、その入力レ
ベルが異なるときのみ出力が高レベルとなるので、第４
図に図示のＡ点からＢ点の時間および、Ｄ点よりＦ点の
時間のみ高レベルが出力される。Ｄフリップフロップ回
路５は、クロック端子の立ち上がりエツジを検出し、そ
の時のＤ端子の逆位相信号を出力するため、出力６には
、第４図に示す波形が得られる。

つまり、入力振幅の１７２にスイッチングレベルがある
従来の回路では、第４図に図示のＢおよびＥの時点でス
イッチングするのに比べ、より速いスイッチングが可能
となる。

以上のように本実施例によれば、スイッチングレベルが
高いインバータと低いインバータを並列に入力信号に対
して接続し、高レベルから低レベルへと、低レベルから
高レベルへのスイッチングをそれぞれ別のインバータで
行うことにより、入力信号遷移時間が遅い場合でも、高
速なスイッチングが可能となる。

以下、本発明の第２の実施例について１図面を参照しな
がら説明する。第２図は１本発明の第２の実施例を示す
入力スイッチング回路の構成図である。第２図において
、第１図と同一の符号は同一部分を示し、その説明は省
略する。

本実施例構成と第１図の構成と異なるのは、入力ノード
１と、Ｄフリップフロップ回路５との間に遅延回路８を
設けた点である。

上記のように構成された入力信号スイッチング回路につ
いて、以下その動作を説明する。

実施例１の場合問題となるのが、Ｄフリップフロップ回
路５のＤ端子には、入力信号遷移が確定する前の信号が
入力されなければならないということである。Ｄブリッ
プフロップ回路５のクロック入力が、遅延し、Ｄ端子に
入力される信号の遷移が確定すると、出力ツードロには
、遷移が確定する前のレベルが、再び出力されることに
なり、これは入力信号を正しく伝搬させることが不可能
となる。従って、回路動作を安定に行うために。

入力ノードとＤフリップフロップ回路５のＤ端子の間に
遅延回路８を設けることにより、確実に動作させる“こ
とが可能となる。

以上のように、第２の実施例において、スイッチングレ
ベルが高いインバータと低いインバータを並列に入力信
号に対して接続し、高レベルから低レベルへと、低レベ
ルから高レベルへのスイッチングをそれぞれ別のインバ
ータで行うことにより、入力信号遷移時間が遅い場合で
も高速なスイッチングが可能となり、入力ノード１とＤ
フリップフロップ回路５のＤ端子との間に遅延回路７を
設けることにより、より安定な動作を可能とすることが
できる。

なお、実施例において、入力信号に対して並列に接続さ
れたインバータのスイッチング時間差を検出するために
、排他的論理和ゲート回路およびＤフリップフロップ回
路を用いたが、同様の機能を持つ、他のロジックまたは
構成としてもよい。

（発明の効果） 以上のように、本発明はスイッチングレベルが高いイン
バータと低いインバータを並列に入力信号に対して接続
し、高レベルから低レベルへと。

低レベルから高レベルへのスイッチングをそれぞれ別の
インバータで行うことにより、入力信号遷移時間が遅い
場合でも、入力段での遅延を最小限にとどめ、高速なス
イッチングを可能とする優れた、入力信号スイッチング
回路を実現することができるものである。

【図面の簡単な説明】

第１図は本発明の第１の実施例における入力信号スイッ
チング回路の構成図、第２図は本発明の第２の実施例に
おける入力信号スイッチング回路の構成図、第３図は従
来の入力信号スイッチング回路の構成図、第４図は本発
明の第１の実施例の動作波形図である。 １　・・・入力ノード、　２　・・・入力スイッチング
レベルが高いインバータ回路、２１・・・インバータ回
路２の出力ノード、　３・・・入力スイッチングレベル
が低いインバータ回路、３１・・・インバータ３の出力
ノード、　４　・・・排他的論理和ゲート回路、４１・
・・ゲート回路４の出力ノード、　５・・・Ｄフリップ
フロップ回路、　６　・・・出力ノード、　８・・・遅
延回路。 特許出願人　松下電器産業株式会社 第１図 ら 第２図 第３図 第４図

Claims (1)

【特許請求の範囲】
1. 入力信号レベルにおける高レベルより低レベルへの遷移
   を高速に、スイッチングできるインバータと、入力信号
   レベルにおける低レベルより高レベルへの遷移を高速に
   スイッチングできるインバータとを入力信号に対して並
   列に接続し、入力信号レベルに対する遷移によってそれ
   ぞれ別のインバータで高速に行うように構成したことを
   特徴とする入力信号スイッチング回路。