JPH02299318A - Ecl回路の入力回路 - Google Patents
Ecl回路の入力回路Info
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- JPH02299318A JPH02299318A JP1118878A JP11887889A JPH02299318A JP H02299318 A JPH02299318 A JP H02299318A JP 1118878 A JP1118878 A JP 1118878A JP 11887889 A JP11887889 A JP 11887889A JP H02299318 A JPH02299318 A JP H02299318A
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- 230000000295 complement effect Effects 0.000 claims abstract description 22
- 239000004065 semiconductor Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は半導体装置の入力回路に関し、特に、E CL
(Emitt、er Coupled Logic
)回路の相補信号を入力とする入力回路(以下、この種
入力回路をラインレシーバと記す)に関する。
(Emitt、er Coupled Logic
)回路の相補信号を入力とする入力回路(以下、この種
入力回路をラインレシーバと記す)に関する。
[従来の技術]
従来のECL回路のラインレシーバを第3図に示す、同
図に示すようにラインレシーバは、高電位側電源301
、低電位側電源302間に配置され、差動動作のトラン
ジスタ321,322、エミッタホロワトランジスタ3
25、抵抗311.313および定電流源341によっ
て構成され、トランジスタ321.322のベースをそ
れぞれ相補信号が入力される入力端子303.304と
し、またトランジスタ325のエミッタを出力端子30
7としていた。このような回路構成では、相補信号が入
力されることにより、通常のECLレベルの半分の論理
振幅で動作が可能である。
図に示すようにラインレシーバは、高電位側電源301
、低電位側電源302間に配置され、差動動作のトラン
ジスタ321,322、エミッタホロワトランジスタ3
25、抵抗311.313および定電流源341によっ
て構成され、トランジスタ321.322のベースをそ
れぞれ相補信号が入力される入力端子303.304と
し、またトランジスタ325のエミッタを出力端子30
7としていた。このような回路構成では、相補信号が入
力されることにより、通常のECLレベルの半分の論理
振幅で動作が可能である。
[発明が解決しようとする問題点]
上述した従来のラインレシーバでは参照電圧を用いない
ため、従来のラインレシーバを用いた半導体装置に信号
を入力する半導体装置は相補信号出力を持つことが求め
られているが、相補信号出力を持たない場合には、入力
側の半導体装置のラインレシーバの2人力の一方に、外
部から参照電圧を印加しなければならない。
ため、従来のラインレシーバを用いた半導体装置に信号
を入力する半導体装置は相補信号出力を持つことが求め
られているが、相補信号出力を持たない場合には、入力
側の半導体装置のラインレシーバの2人力の一方に、外
部から参照電圧を印加しなければならない。
そのため、相補出力を持つ半導体装置と接続するように
、ラインレシーバを用いて設計された半導体装置は、他
の相補出力を持たぬ半導体装置と接続するために、外部
に参照電圧を用意せねばならず、汎用性に欠けていた。
、ラインレシーバを用いて設計された半導体装置は、他
の相補出力を持たぬ半導体装置と接続するために、外部
に参照電圧を用意せねばならず、汎用性に欠けていた。
[問題点を解決するための手段]
本発明によるECL回路の入力回路は、ベースに相補の
入力信号の一方が入力される第1のトランジスタと、ベ
ースに前記相補の入力信号の他方または電源電圧が入力
されエミッタが前記第1のトランジスタのエミッタに接
続された第2のトランジスタとを含む第1のECL回路
と、ベースに前記相補の入力信号の一方が入力される第
3のトランジスタと、ベースにECLレベルの中間電位
の参照電圧が入力されエミッタが前記第3のトランジス
タのエミッタに接続された第4のトランジスタとを含む
第2のECL回路と、前記第2のトランジスタに入力さ
れる信号が相補の入力信号の他方であるか電源電圧であ
るのかに応じて前記第1のECL回路の出力信号または
前記第2のECL回路の出力信号を出力せしめる信号選
択回路とを具備している。
入力信号の一方が入力される第1のトランジスタと、ベ
ースに前記相補の入力信号の他方または電源電圧が入力
されエミッタが前記第1のトランジスタのエミッタに接
続された第2のトランジスタとを含む第1のECL回路
と、ベースに前記相補の入力信号の一方が入力される第
3のトランジスタと、ベースにECLレベルの中間電位
の参照電圧が入力されエミッタが前記第3のトランジス
タのエミッタに接続された第4のトランジスタとを含む
第2のECL回路と、前記第2のトランジスタに入力さ
れる信号が相補の入力信号の他方であるか電源電圧であ
るのかに応じて前記第1のECL回路の出力信号または
前記第2のECL回路の出力信号を出力せしめる信号選
択回路とを具備している。
[実施例]
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は、本発明の一実施例を示す回路図である。同図
に示すように、トランジスタ121.122.125、
抵抗111.113、定電流源141によって従来型の
ラインレシーバ型の第1のECL回路を構成し、トラン
ジスタ123.124.126、抵抗112.114に
よって参照電圧によりスイッチングする通常型の入力回
路である第2のECL回路を構成している。また、抵抗
115.116.117、トランジスタ127により発
生されるECLレベルより高く、高電位側電源より低い
電位、例えば、高電位側電源101が接地電位であるな
ら、−o、iv〜−〇、5V(このとき抵抗115の値
は抵抗116の1/8〜315である)を参照電位とす
る第3のECL回路を、トランジスタ128〜130、
抵抗118.119、定電流源143にて構成し、その
出力を、前記第1のECL回路の出力と前記第2のEC
L回路の出力とをデータ入力として持つマルチプレクサ
150のセレクタ入力としている。これらの回路は、高
電位側電源101、低電位側電源102によって給電さ
れる。
に示すように、トランジスタ121.122.125、
抵抗111.113、定電流源141によって従来型の
ラインレシーバ型の第1のECL回路を構成し、トラン
ジスタ123.124.126、抵抗112.114に
よって参照電圧によりスイッチングする通常型の入力回
路である第2のECL回路を構成している。また、抵抗
115.116.117、トランジスタ127により発
生されるECLレベルより高く、高電位側電源より低い
電位、例えば、高電位側電源101が接地電位であるな
ら、−o、iv〜−〇、5V(このとき抵抗115の値
は抵抗116の1/8〜315である)を参照電位とす
る第3のECL回路を、トランジスタ128〜130、
抵抗118.119、定電流源143にて構成し、その
出力を、前記第1のECL回路の出力と前記第2のEC
L回路の出力とをデータ入力として持つマルチプレクサ
150のセレクタ入力としている。これらの回路は、高
電位側電源101、低電位側電源102によって給電さ
れる。
入力端子103.104にECLレベルもしくはそれに
近いレベルの相補信号が入力された場合には、前記第3
のECL回路では、入力信号の論理によらずトランジス
タ129がカットオフとなるため、マルチプレクサ15
0のセレクタ入力にはローレベルが入力され、これによ
り第1のECL回路の出力がセレクトされて出力端子1
07に出力される。すなわち、本回路はラインレシーバ
として機能する。
近いレベルの相補信号が入力された場合には、前記第3
のECL回路では、入力信号の論理によらずトランジス
タ129がカットオフとなるため、マルチプレクサ15
0のセレクタ入力にはローレベルが入力され、これによ
り第1のECL回路の出力がセレクトされて出力端子1
07に出力される。すなわち、本回路はラインレシーバ
として機能する。
入力端子103を高電位側電源に接続した場合には、第
3のE C1,、回路では、トランジスタ128がカッ
トオフとなるためマルチプレクサ150のセレクタ入力
にはハイレベルが入力され、これにより第2のECL回
路の出力がセレクトされて出力端子106に出力される
。すなわち、この場合本回路は参照電位によりスイッチ
ングする通常の入力回路として機能する。
3のE C1,、回路では、トランジスタ128がカッ
トオフとなるためマルチプレクサ150のセレクタ入力
にはハイレベルが入力され、これにより第2のECL回
路の出力がセレクトされて出力端子106に出力される
。すなわち、この場合本回路は参照電位によりスイッチ
ングする通常の入力回路として機能する。
第2図は、本発明の他の実施例を示す回路である。同図
(こおいて、第1図のものと共通する部分には、下2桁
が共通する参照番号が付せられている。第2図に示すよ
うに、トランジスタ221.222.225、抵抗21
1.213、定電流源2.41によって従来型のライン
レシーバ型の第1のECL回路を構成し、トランジスタ
223.224.225、抵抗211.213、定電流
源241によって参照電位によりスイッチングする通常
型の入力回路である第2のECL回路を構成している。
(こおいて、第1図のものと共通する部分には、下2桁
が共通する参照番号が付せられている。第2図に示すよ
うに、トランジスタ221.222.225、抵抗21
1.213、定電流源2.41によって従来型のライン
レシーバ型の第1のECL回路を構成し、トランジスタ
223.224.225、抵抗211.213、定電流
源241によって参照電位によりスイッチングする通常
型の入力回路である第2のECL回路を構成している。
すなわち、第1のECL回路と第2のECL回路とは、
トランジスタ225と抵抗213からなるエミッタホロ
ワ回路、負荷抵抗211および定電流源241を共有し
ている。これらの共有回路は、第1のECL回路の共通
エミッタ接続点と定電流源241との間に接続されたト
ランジスタ231と、第2のECL回路の共通エミッタ
接続点と定電流源241との間に接続されたトランジス
タ232とによって構成されるセレクタ回路によって切
り換えられる。トランジスタ231のベースは参照電位
印加端子206となされ、トランジスタ232のベース
は、第1図の実施例と同様に構成された第3のECL回
路の出力端子と接続されている。
トランジスタ225と抵抗213からなるエミッタホロ
ワ回路、負荷抵抗211および定電流源241を共有し
ている。これらの共有回路は、第1のECL回路の共通
エミッタ接続点と定電流源241との間に接続されたト
ランジスタ231と、第2のECL回路の共通エミッタ
接続点と定電流源241との間に接続されたトランジス
タ232とによって構成されるセレクタ回路によって切
り換えられる。トランジスタ231のベースは参照電位
印加端子206となされ、トランジスタ232のベース
は、第1図の実施例と同様に構成された第3のECL回
路の出力端子と接続されている。
入力端子203.204に、ECLレベルもしくはそれ
に近いレベルの相補信号が入力された場合、前記第3の
ECL回路では、入力信号の論理によらずトランジスタ
229がカットオフとなるため、セレクタ回路のトラン
ジスタ232のベースにはローレベルが入力され、これ
により第1のECL回路によるラインレシーバ型論理出
力がセレクトされて出力端子207に出力される。すな
わち、本回路はラインレシーバとして機能する。
に近いレベルの相補信号が入力された場合、前記第3の
ECL回路では、入力信号の論理によらずトランジスタ
229がカットオフとなるため、セレクタ回路のトラン
ジスタ232のベースにはローレベルが入力され、これ
により第1のECL回路によるラインレシーバ型論理出
力がセレクトされて出力端子207に出力される。すな
わち、本回路はラインレシーバとして機能する。
入力端子203を高電位側電源201に接続した場合、
第3のECL回路では、トランジスタ228がカットオ
フとなるため、セレクタ回路のトランジスタ232のベ
ースにはハイレベルが入力され、これにより第2のEC
L回路による参照電圧によりスイッチングを行う通常型
論理出力がセレクトされて出力端子207に出力される
。すなわち、本回路は参照電位によりスイッチングする
通常の入力回路として機能する。
第3のECL回路では、トランジスタ228がカットオ
フとなるため、セレクタ回路のトランジスタ232のベ
ースにはハイレベルが入力され、これにより第2のEC
L回路による参照電圧によりスイッチングを行う通常型
論理出力がセレクトされて出力端子207に出力される
。すなわち、本回路は参照電位によりスイッチングする
通常の入力回路として機能する。
本実施例は、先の実施例に較べて、素子数、消費電力、
遅延時間をいずれも1/2程度に節約できる利点を有す
る。
遅延時間をいずれも1/2程度に節約できる利点を有す
る。
以上の実施例では第3のECL回路のトランジスタ12
9.229のベースにはECLレベルまたは高電位側電
圧が入力されていたが、これをECLレベルまたは低電
位側電圧が入力されるように変更することができる。そ
の場合、トランジスタ128、?28のベースには、E
CLレベルより低く低電位側電圧より高い電圧が入力さ
れる。
9.229のベースにはECLレベルまたは高電位側電
圧が入力されていたが、これをECLレベルまたは低電
位側電圧が入力されるように変更することができる。そ
の場合、トランジスタ128、?28のベースには、E
CLレベルより低く低電位側電圧より高い電圧が入力さ
れる。
[発明の効果]
以上説明したように、本発明によれば、入力端子にEC
Lレベルもしくはそれに近いレベルの相補信号が入力さ
れた場合、ラインレシーバとして機能し、入力端子の一
方が高電位側あるいは低電位側電源に接続された場合、
外部から、参照電位を印加することなく、もう一方の入
力端子に信号を入力することにより、参照電位によりス
イッチングする通常の入力回路として機能するECL回
路の入力回路が得られる。したがって、本発明によれば
、相補出力を持つ半導体装置と接続するようにラインレ
シーバを用いて設計された半導体装置でも入力端子の一
方を高電位側あるいは低電位側電源に接続するだけで、
外部から参照電位を印加することなく、容易に他の相補
出力を持たぬ半導体装置と接続することができるため、
ECL型半導体装置の汎用性を高めることができる。
Lレベルもしくはそれに近いレベルの相補信号が入力さ
れた場合、ラインレシーバとして機能し、入力端子の一
方が高電位側あるいは低電位側電源に接続された場合、
外部から、参照電位を印加することなく、もう一方の入
力端子に信号を入力することにより、参照電位によりス
イッチングする通常の入力回路として機能するECL回
路の入力回路が得られる。したがって、本発明によれば
、相補出力を持つ半導体装置と接続するようにラインレ
シーバを用いて設計された半導体装置でも入力端子の一
方を高電位側あるいは低電位側電源に接続するだけで、
外部から参照電位を印加することなく、容易に他の相補
出力を持たぬ半導体装置と接続することができるため、
ECL型半導体装置の汎用性を高めることができる。
第1図、第2図は、それぞれ、本発明の実施例を示す回
路図、第3図は、従来例を示す回路図である。 101.201.301・・・高電位側電源、102.
202.302・・・低電位側電源、103.104.
203.204.303.304・・・入力端子、
105.205.206・・・参照電位印加端子、
1’07.207.307・・・出力端子、 111
〜119.211.213.215〜219.311.
313・・・抵抗、121〜130.221〜225,
227〜232.321.322.325・・・トラン
ジスタ、141〜143.241.243.341・・
・定電流源、 150・・・マルチプレクサ。
路図、第3図は、従来例を示す回路図である。 101.201.301・・・高電位側電源、102.
202.302・・・低電位側電源、103.104.
203.204.303.304・・・入力端子、
105.205.206・・・参照電位印加端子、
1’07.207.307・・・出力端子、 111
〜119.211.213.215〜219.311.
313・・・抵抗、121〜130.221〜225,
227〜232.321.322.325・・・トラン
ジスタ、141〜143.241.243.341・・
・定電流源、 150・・・マルチプレクサ。
Claims (1)
- 【特許請求の範囲】 ベースに相補の入力信号の一方が入力される第1のトラ
ンジスタと、ベースに前記相補の入力信号の他方または
電源電圧が入力されエミッタが前記第1のトランジスタ
のエミッタに接続された第2のトランジスタとを含む第
1のECL回路と、ベースに前記相補の入力信号の一方
が入力される第3のトランジスタと、ベースにECLレ
ベルの中間電位の参照電圧が入力されエミッタが前記第
3のトランジスタのエミッタに接続された第4のトラン
ジスタとを含む第2のECL回路と、前記第2のトラン
ジスタに入力される信号が相補の入力信号の他方である
か電源電圧であるのかに応じて前記第1のECL回路の
出力信号または前記第2のECL回路の出力信号を出力
せしめる信号選択回路と、 を具備するECL回路の入力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1118878A JP2751387B2 (ja) | 1989-05-12 | 1989-05-12 | Ecl回路の入力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1118878A JP2751387B2 (ja) | 1989-05-12 | 1989-05-12 | Ecl回路の入力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02299318A true JPH02299318A (ja) | 1990-12-11 |
JP2751387B2 JP2751387B2 (ja) | 1998-05-18 |
Family
ID=14747360
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1118878A Expired - Lifetime JP2751387B2 (ja) | 1989-05-12 | 1989-05-12 | Ecl回路の入力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2751387B2 (ja) |
-
1989
- 1989-05-12 JP JP1118878A patent/JP2751387B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2751387B2 (ja) | 1998-05-18 |
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