JPH02299318A - Ｅｃｌ回路の入力回路 - Google Patents
Ｅｃｌ回路の入力回路Info
- Publication number
- JPH02299318A JPH02299318A JP1118878A JP11887889A JPH02299318A JP H02299318 A JPH02299318 A JP H02299318A JP 1118878 A JP1118878 A JP 1118878A JP 11887889 A JP11887889 A JP 11887889A JP H02299318 A JPH02299318 A JP H02299318A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- ecl
- transistor
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000000295 complement effect Effects 0.000 claims abstract description 22
- 239000004065 semiconductor Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置の入力回路に関し、特に、Ｅ ＣＬ
（Ｅｍｉｔｔ、ｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ
）回路の相補信号を入力とする入力回路（以下、この種
入力回路をラインレシーバと記す）に関する。
（Ｅｍｉｔｔ、ｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ
）回路の相補信号を入力とする入力回路（以下、この種
入力回路をラインレシーバと記す）に関する。
［従来の技術］
従来のＥＣＬ回路のラインレシーバを第３図に示す、同
図に示すようにラインレシーバは、高電位側電源３０１
、低電位側電源３０２間に配置され、差動動作のトラン
ジスタ３２１，３２２、エミッタホロワトランジスタ３
２５、抵抗３１１．３１３および定電流源３４１によっ
て構成され、トランジスタ３２１．３２２のベースをそ
れぞれ相補信号が入力される入力端子３０３．３０４と
し、またトランジスタ３２５のエミッタを出力端子３０
７としていた。このような回路構成では、相補信号が入
力されることにより、通常のＥＣＬレベルの半分の論理
振幅で動作が可能である。
図に示すようにラインレシーバは、高電位側電源３０１
、低電位側電源３０２間に配置され、差動動作のトラン
ジスタ３２１，３２２、エミッタホロワトランジスタ３
２５、抵抗３１１．３１３および定電流源３４１によっ
て構成され、トランジスタ３２１．３２２のベースをそ
れぞれ相補信号が入力される入力端子３０３．３０４と
し、またトランジスタ３２５のエミッタを出力端子３０
７としていた。このような回路構成では、相補信号が入
力されることにより、通常のＥＣＬレベルの半分の論理
振幅で動作が可能である。
［発明が解決しようとする問題点］
上述した従来のラインレシーバでは参照電圧を用いない
ため、従来のラインレシーバを用いた半導体装置に信号
を入力する半導体装置は相補信号出力を持つことが求め
られているが、相補信号出力を持たない場合には、入力
側の半導体装置のラインレシーバの２人力の一方に、外
部から参照電圧を印加しなければならない。
ため、従来のラインレシーバを用いた半導体装置に信号
を入力する半導体装置は相補信号出力を持つことが求め
られているが、相補信号出力を持たない場合には、入力
側の半導体装置のラインレシーバの２人力の一方に、外
部から参照電圧を印加しなければならない。
そのため、相補出力を持つ半導体装置と接続するように
、ラインレシーバを用いて設計された半導体装置は、他
の相補出力を持たぬ半導体装置と接続するために、外部
に参照電圧を用意せねばならず、汎用性に欠けていた。
、ラインレシーバを用いて設計された半導体装置は、他
の相補出力を持たぬ半導体装置と接続するために、外部
に参照電圧を用意せねばならず、汎用性に欠けていた。
［問題点を解決するための手段］
本発明によるＥＣＬ回路の入力回路は、ベースに相補の
入力信号の一方が入力される第１のトランジスタと、ベ
ースに前記相補の入力信号の他方または電源電圧が入力
されエミッタが前記第１のトランジスタのエミッタに接
続された第２のトランジスタとを含む第１のＥＣＬ回路
と、ベースに前記相補の入力信号の一方が入力される第
３のトランジスタと、ベースにＥＣＬレベルの中間電位
の参照電圧が入力されエミッタが前記第３のトランジス
タのエミッタに接続された第４のトランジスタとを含む
第２のＥＣＬ回路と、前記第２のトランジスタに入力さ
れる信号が相補の入力信号の他方であるか電源電圧であ
るのかに応じて前記第１のＥＣＬ回路の出力信号または
前記第２のＥＣＬ回路の出力信号を出力せしめる信号選
択回路とを具備している。
入力信号の一方が入力される第１のトランジスタと、ベ
ースに前記相補の入力信号の他方または電源電圧が入力
されエミッタが前記第１のトランジスタのエミッタに接
続された第２のトランジスタとを含む第１のＥＣＬ回路
と、ベースに前記相補の入力信号の一方が入力される第
３のトランジスタと、ベースにＥＣＬレベルの中間電位
の参照電圧が入力されエミッタが前記第３のトランジス
タのエミッタに接続された第４のトランジスタとを含む
第２のＥＣＬ回路と、前記第２のトランジスタに入力さ
れる信号が相補の入力信号の他方であるか電源電圧であ
るのかに応じて前記第１のＥＣＬ回路の出力信号または
前記第２のＥＣＬ回路の出力信号を出力せしめる信号選
択回路とを具備している。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例を示す回路図である。同図
に示すように、トランジスタ１２１．１２２．１２５、
抵抗１１１．１１３、定電流源１４１によって従来型の
ラインレシーバ型の第１のＥＣＬ回路を構成し、トラン
ジスタ１２３．１２４．１２６、抵抗１１２．１１４に
よって参照電圧によりスイッチングする通常型の入力回
路である第２のＥＣＬ回路を構成している。また、抵抗
１１５．１１６．１１７、トランジスタ１２７により発
生されるＥＣＬレベルより高く、高電位側電源より低い
電位、例えば、高電位側電源１０１が接地電位であるな
ら、−ｏ、ｉｖ〜−〇、５Ｖ（このとき抵抗１１５の値
は抵抗１１６の１／８〜３１５である）を参照電位とす
る第３のＥＣＬ回路を、トランジスタ１２８〜１３０、
抵抗１１８．１１９、定電流源１４３にて構成し、その
出力を、前記第１のＥＣＬ回路の出力と前記第２のＥＣ
Ｌ回路の出力とをデータ入力として持つマルチプレクサ
１５０のセレクタ入力としている。これらの回路は、高
電位側電源１０１、低電位側電源１０２によって給電さ
れる。
に示すように、トランジスタ１２１．１２２．１２５、
抵抗１１１．１１３、定電流源１４１によって従来型の
ラインレシーバ型の第１のＥＣＬ回路を構成し、トラン
ジスタ１２３．１２４．１２６、抵抗１１２．１１４に
よって参照電圧によりスイッチングする通常型の入力回
路である第２のＥＣＬ回路を構成している。また、抵抗
１１５．１１６．１１７、トランジスタ１２７により発
生されるＥＣＬレベルより高く、高電位側電源より低い
電位、例えば、高電位側電源１０１が接地電位であるな
ら、−ｏ、ｉｖ〜−〇、５Ｖ（このとき抵抗１１５の値
は抵抗１１６の１／８〜３１５である）を参照電位とす
る第３のＥＣＬ回路を、トランジスタ１２８〜１３０、
抵抗１１８．１１９、定電流源１４３にて構成し、その
出力を、前記第１のＥＣＬ回路の出力と前記第２のＥＣ
Ｌ回路の出力とをデータ入力として持つマルチプレクサ
１５０のセレクタ入力としている。これらの回路は、高
電位側電源１０１、低電位側電源１０２によって給電さ
れる。
入力端子１０３．１０４にＥＣＬレベルもしくはそれに
近いレベルの相補信号が入力された場合には、前記第３
のＥＣＬ回路では、入力信号の論理によらずトランジス
タ１２９がカットオフとなるため、マルチプレクサ１５
０のセレクタ入力にはローレベルが入力され、これによ
り第１のＥＣＬ回路の出力がセレクトされて出力端子１
０７に出力される。すなわち、本回路はラインレシーバ
として機能する。
近いレベルの相補信号が入力された場合には、前記第３
のＥＣＬ回路では、入力信号の論理によらずトランジス
タ１２９がカットオフとなるため、マルチプレクサ１５
０のセレクタ入力にはローレベルが入力され、これによ
り第１のＥＣＬ回路の出力がセレクトされて出力端子１
０７に出力される。すなわち、本回路はラインレシーバ
として機能する。
入力端子１０３を高電位側電源に接続した場合には、第
３のＥ Ｃ１，、回路では、トランジスタ１２８がカッ
トオフとなるためマルチプレクサ１５０のセレクタ入力
にはハイレベルが入力され、これにより第２のＥＣＬ回
路の出力がセレクトされて出力端子１０６に出力される
。すなわち、この場合本回路は参照電位によりスイッチ
ングする通常の入力回路として機能する。
３のＥ Ｃ１，、回路では、トランジスタ１２８がカッ
トオフとなるためマルチプレクサ１５０のセレクタ入力
にはハイレベルが入力され、これにより第２のＥＣＬ回
路の出力がセレクトされて出力端子１０６に出力される
。すなわち、この場合本回路は参照電位によりスイッチ
ングする通常の入力回路として機能する。
第２図は、本発明の他の実施例を示す回路である。同図
（こおいて、第１図のものと共通する部分には、下２桁
が共通する参照番号が付せられている。第２図に示すよ
うに、トランジスタ２２１．２２２．２２５、抵抗２１
１．２１３、定電流源２．４１によって従来型のライン
レシーバ型の第１のＥＣＬ回路を構成し、トランジスタ
２２３．２２４．２２５、抵抗２１１．２１３、定電流
源２４１によって参照電位によりスイッチングする通常
型の入力回路である第２のＥＣＬ回路を構成している。
（こおいて、第１図のものと共通する部分には、下２桁
が共通する参照番号が付せられている。第２図に示すよ
うに、トランジスタ２２１．２２２．２２５、抵抗２１
１．２１３、定電流源２．４１によって従来型のライン
レシーバ型の第１のＥＣＬ回路を構成し、トランジスタ
２２３．２２４．２２５、抵抗２１１．２１３、定電流
源２４１によって参照電位によりスイッチングする通常
型の入力回路である第２のＥＣＬ回路を構成している。
すなわち、第１のＥＣＬ回路と第２のＥＣＬ回路とは、
トランジスタ２２５と抵抗２１３からなるエミッタホロ
ワ回路、負荷抵抗２１１および定電流源２４１を共有し
ている。これらの共有回路は、第１のＥＣＬ回路の共通
エミッタ接続点と定電流源２４１との間に接続されたト
ランジスタ２３１と、第２のＥＣＬ回路の共通エミッタ
接続点と定電流源２４１との間に接続されたトランジス
タ２３２とによって構成されるセレクタ回路によって切
り換えられる。トランジスタ２３１のベースは参照電位
印加端子２０６となされ、トランジスタ２３２のベース
は、第１図の実施例と同様に構成された第３のＥＣＬ回
路の出力端子と接続されている。
トランジスタ２２５と抵抗２１３からなるエミッタホロ
ワ回路、負荷抵抗２１１および定電流源２４１を共有し
ている。これらの共有回路は、第１のＥＣＬ回路の共通
エミッタ接続点と定電流源２４１との間に接続されたト
ランジスタ２３１と、第２のＥＣＬ回路の共通エミッタ
接続点と定電流源２４１との間に接続されたトランジス
タ２３２とによって構成されるセレクタ回路によって切
り換えられる。トランジスタ２３１のベースは参照電位
印加端子２０６となされ、トランジスタ２３２のベース
は、第１図の実施例と同様に構成された第３のＥＣＬ回
路の出力端子と接続されている。
入力端子２０３．２０４に、ＥＣＬレベルもしくはそれ
に近いレベルの相補信号が入力された場合、前記第３の
ＥＣＬ回路では、入力信号の論理によらずトランジスタ
２２９がカットオフとなるため、セレクタ回路のトラン
ジスタ２３２のベースにはローレベルが入力され、これ
により第１のＥＣＬ回路によるラインレシーバ型論理出
力がセレクトされて出力端子２０７に出力される。すな
わち、本回路はラインレシーバとして機能する。
に近いレベルの相補信号が入力された場合、前記第３の
ＥＣＬ回路では、入力信号の論理によらずトランジスタ
２２９がカットオフとなるため、セレクタ回路のトラン
ジスタ２３２のベースにはローレベルが入力され、これ
により第１のＥＣＬ回路によるラインレシーバ型論理出
力がセレクトされて出力端子２０７に出力される。すな
わち、本回路はラインレシーバとして機能する。
入力端子２０３を高電位側電源２０１に接続した場合、
第３のＥＣＬ回路では、トランジスタ２２８がカットオ
フとなるため、セレクタ回路のトランジスタ２３２のベ
ースにはハイレベルが入力され、これにより第２のＥＣ
Ｌ回路による参照電圧によりスイッチングを行う通常型
論理出力がセレクトされて出力端子２０７に出力される
。すなわち、本回路は参照電位によりスイッチングする
通常の入力回路として機能する。
第３のＥＣＬ回路では、トランジスタ２２８がカットオ
フとなるため、セレクタ回路のトランジスタ２３２のベ
ースにはハイレベルが入力され、これにより第２のＥＣ
Ｌ回路による参照電圧によりスイッチングを行う通常型
論理出力がセレクトされて出力端子２０７に出力される
。すなわち、本回路は参照電位によりスイッチングする
通常の入力回路として機能する。
本実施例は、先の実施例に較べて、素子数、消費電力、
遅延時間をいずれも１／２程度に節約できる利点を有す
る。
遅延時間をいずれも１／２程度に節約できる利点を有す
る。
以上の実施例では第３のＥＣＬ回路のトランジスタ１２
９．２２９のベースにはＥＣＬレベルまたは高電位側電
圧が入力されていたが、これをＥＣＬレベルまたは低電
位側電圧が入力されるように変更することができる。そ
の場合、トランジスタ１２８、？２８のベースには、Ｅ
ＣＬレベルより低く低電位側電圧より高い電圧が入力さ
れる。
９．２２９のベースにはＥＣＬレベルまたは高電位側電
圧が入力されていたが、これをＥＣＬレベルまたは低電
位側電圧が入力されるように変更することができる。そ
の場合、トランジスタ１２８、？２８のベースには、Ｅ
ＣＬレベルより低く低電位側電圧より高い電圧が入力さ
れる。
［発明の効果］
以上説明したように、本発明によれば、入力端子にＥＣ
Ｌレベルもしくはそれに近いレベルの相補信号が入力さ
れた場合、ラインレシーバとして機能し、入力端子の一
方が高電位側あるいは低電位側電源に接続された場合、
外部から、参照電位を印加することなく、もう一方の入
力端子に信号を入力することにより、参照電位によりス
イッチングする通常の入力回路として機能するＥＣＬ回
路の入力回路が得られる。したがって、本発明によれば
、相補出力を持つ半導体装置と接続するようにラインレ
シーバを用いて設計された半導体装置でも入力端子の一
方を高電位側あるいは低電位側電源に接続するだけで、
外部から参照電位を印加することなく、容易に他の相補
出力を持たぬ半導体装置と接続することができるため、
ＥＣＬ型半導体装置の汎用性を高めることができる。
Ｌレベルもしくはそれに近いレベルの相補信号が入力さ
れた場合、ラインレシーバとして機能し、入力端子の一
方が高電位側あるいは低電位側電源に接続された場合、
外部から、参照電位を印加することなく、もう一方の入
力端子に信号を入力することにより、参照電位によりス
イッチングする通常の入力回路として機能するＥＣＬ回
路の入力回路が得られる。したがって、本発明によれば
、相補出力を持つ半導体装置と接続するようにラインレ
シーバを用いて設計された半導体装置でも入力端子の一
方を高電位側あるいは低電位側電源に接続するだけで、
外部から参照電位を印加することなく、容易に他の相補
出力を持たぬ半導体装置と接続することができるため、
ＥＣＬ型半導体装置の汎用性を高めることができる。
第１図、第２図は、それぞれ、本発明の実施例を示す回
路図、第３図は、従来例を示す回路図である。 １０１．２０１．３０１・・・高電位側電源、１０２．
２０２．３０２・・・低電位側電源、１０３．１０４．
２０３．２０４．３０３．３０４・・・入力端子、
１０５．２０５．２０６・・・参照電位印加端子、
１’０７．２０７．３０７・・・出力端子、 １１１
〜１１９．２１１．２１３．２１５〜２１９．３１１．
３１３・・・抵抗、１２１〜１３０．２２１〜２２５，
２２７〜２３２．３２１．３２２．３２５・・・トラン
ジスタ、１４１〜１４３．２４１．２４３．３４１・・
・定電流源、 １５０・・・マルチプレクサ。
路図、第３図は、従来例を示す回路図である。 １０１．２０１．３０１・・・高電位側電源、１０２．
２０２．３０２・・・低電位側電源、１０３．１０４．
２０３．２０４．３０３．３０４・・・入力端子、
１０５．２０５．２０６・・・参照電位印加端子、
１’０７．２０７．３０７・・・出力端子、 １１１
〜１１９．２１１．２１３．２１５〜２１９．３１１．
３１３・・・抵抗、１２１〜１３０．２２１〜２２５，
２２７〜２３２．３２１．３２２．３２５・・・トラン
ジスタ、１４１〜１４３．２４１．２４３．３４１・・
・定電流源、 １５０・・・マルチプレクサ。
Claims (1)
- 【特許請求の範囲】 ベースに相補の入力信号の一方が入力される第１のトラ
ンジスタと、ベースに前記相補の入力信号の他方または
電源電圧が入力されエミッタが前記第１のトランジスタ
のエミッタに接続された第２のトランジスタとを含む第
１のＥＣＬ回路と、ベースに前記相補の入力信号の一方
が入力される第３のトランジスタと、ベースにＥＣＬレ
ベルの中間電位の参照電圧が入力されエミッタが前記第
３のトランジスタのエミッタに接続された第４のトラン
ジスタとを含む第２のＥＣＬ回路と、前記第２のトラン
ジスタに入力される信号が相補の入力信号の他方である
か電源電圧であるのかに応じて前記第１のＥＣＬ回路の
出力信号または前記第２のＥＣＬ回路の出力信号を出力
せしめる信号選択回路と、 を具備するＥＣＬ回路の入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1118878A JP2751387B2 (ja) | 1989-05-12 | 1989-05-12 | Ｅｃｌ回路の入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1118878A JP2751387B2 (ja) | 1989-05-12 | 1989-05-12 | Ｅｃｌ回路の入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02299318A true JPH02299318A (ja) | 1990-12-11 |
| JP2751387B2 JP2751387B2 (ja) | 1998-05-18 |
Family
ID=14747360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1118878A Expired - Lifetime JP2751387B2 (ja) | 1989-05-12 | 1989-05-12 | Ｅｃｌ回路の入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2751387B2 (ja) |
-
1989
- 1989-05-12 JP JP1118878A patent/JP2751387B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2751387B2 (ja) | 1998-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5006732A (en) | Semiconductor circuit having buffer function | |
| EP0334545B1 (en) | Single-level multiplexer | |
| JP4168127B2 (ja) | ユニバーサルｐｅｃｌ／ｌｖｄｓ出力構成回路 | |
| EP0018739A2 (en) | A decoder circuit for a semiconductor memory device | |
| WO1993017500A1 (en) | Differential ecl circuit | |
| US3501647A (en) | Emitter coupled logic biasing circuit | |
| US4355246A (en) | Transistor-transistor logic circuit | |
| US4801825A (en) | Three level state logic circuit having improved high voltage to high output impedance transition | |
| US4282447A (en) | Signal buffer circuit arrangement | |
| US5539350A (en) | Common mode logic line driver switching stage | |
| US5107145A (en) | High speed current mode logic circuit with constant logic level current | |
| JP2573394B2 (ja) | ヒステリシス回路 | |
| US3417262A (en) | Phantom or circuit for inverters having active load devices | |
| JPH02299318A (ja) | Ｅｃｌ回路の入力回路 | |
| JP3336105B2 (ja) | マルチプレクサ装置 | |
| US5349554A (en) | Memory element with bipolar transistors in resettable latch | |
| US4743781A (en) | Dotting circuit with inhibit function | |
| JP3039174B2 (ja) | スイッチ回路 | |
| JP2536311B2 (ja) | インタ−フェ−ス回路 | |
| JPH0278317A (ja) | 信号切替回路 | |
| JPH0422313Y2 (ja) | ||
| JPH04334120A (ja) | Ｅｃｌ出力回路 | |
| JPH0712143B2 (ja) | パルス回路 | |
| JPH04372217A (ja) | 半導体集積回路 | |
| JPH03162122A (ja) | スイッチ回路 |