JPH0229690A - 表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は高速転送データ信号で制御される表示装置に関
するものである。

従来の技術 従来の表示装置として、ここでは液晶（ＬＣＤ）。

エレクトロルミネセンス（ＫＬ）、プラズマ（ＦＤＰ）
等によるフラット表示パネルによるマトリックス表示装
置について第５図、第６図を参照しながら述べる。

表示パネルは直交配置させた走査電極とデータ電極、両
電極間に介在させた表示素子で構成させるが、一般に表
示情報はデータ電極側に接続されたデータ側ドライバの
駆動によって制御される。

第５図はこの従来のマトリックス表示装置におけるデー
タ側ドライバの構成図である。１は表示パネル、２はデ
ータ電極、４はデータ側ドライバ（以下、ドライバと略
省する）、３はデータ電極２とドライバ４の出力端子と
を接続しているリードである。今、簡単の為にデータ電
極２の数はＥ、〜Ｅ１６の１６本、ドライバ４はａｃｈ
の出力端子を持つＤＤ１〜ＤＤ４の４個で構成する。ド
ライバ４への表示情報はデータ信号（Ｄａｔａ）とデー
タ・クロック信号（Ｄ−ＣＬＫ）とによって制御される
。そしてＤａｔａ信号はドライバ４のＤＤａからＤＤｌ
の方向へ直列接続されて転送される。

ドライバ４内のシフトレジスタ回路（図示せず）は矢印
で示すように第ａｃｈから第１　ａｈの方向に転送され
る。

ところでドライバ４はクロック周波数の応答に対して限
界があり一般には５Ｍ■Ｚ近辺である。

Ｄ−ＣＬ　Ｋ信号がドライバ４の能力に対して低い場合
は特に問題がないが、５ＭＨ２を超える高速データ転送
になった場合はこのようなりＩ）１〜ＤＤ４のドライバ
４でのデータ信号の直列転送はできない。それ故、高速
データ転送を行なわせるにはＤ！Ｌｔ！Ｌ信号の並列処
理方法がとられる。

第１の方法はドライバ４のシフトレジスタ回路を並列化
する多ピット入力化である。しかし、それでも−船釣な
使い方からすると２又は４ビツト入力が限界と思われる
ので２０Ｍ１１ｚｉでのＤ−ＣＬＫ信号しかあつかえな
い。

第２の方法は第６図で示すようなりａｔａ信号をｎビッ
トに直列並列変換し、かつドライバ４へのＤ　ａｔａ信
号の供給をドライバ毎に分割するやり方である。Ｄａｔ
ａ信号（！Ｌ１〜’１６　）を直列並列変換回路６にて
Ｄ１〜Ｄ４の４ビツトの出力にしラッチ回路７へつなぐ
。一方、Ｄ−ＣＬＫ信号をカウンタ回路５でｆ／４　に
逓降させたＤ−ＣＬＫ’信号でラッチ回路７のラッチを
かけるとＡ逓降されたＤａｔａ信号（Ｄ、〜Ｄ４）を作
り、ドライバＤＤ１にはＤａｔａａｔａ信号Ｄｌ：ａ１
→２Ｌ５→ａ、→２Ｌ１３）。

ドライバＤＤ２にはＤａｔａ信号（Ｄ２　：　ａ２−＋
　２Ｌ６−４”１０−’１４　）　ｌドライバ４内ｓに
はＤａｔａａｔａ信号　Ｄ３：　ａ３→＆７→亀１．→
ＩＬ１５）＊ドライバ４内４にはＤａｔａａｔａ信号（
Ｄ４：ｔ４−＋　ａ８−＋　！Ｌ１２　→＆１６）が供
給される。各ドライバ４のＣＬＫ端子にはＬのＤ−ＣＬ
　Ｋ’倍信号加えられる。このようにしてドライバ４の
データ入力が１ビツトでも全体として４ビツト分を制御
できる。各ドライバ４のＤ＆ｔｌＬ信号は矢印で示すよ
う［ａｃｈから１　ｃｈ力方向データ転送される。

発明が解決しようとする課題 しかしながら各Ｄ１〜Ｄ４のｎａｔａ　信号は本来の正
確な表示順に対して４ビツト毎のくシ返しとなってしま
う。その為出力端子の１　ａｈ〜ａ　ａｈはデータ電極
２との接続に関して４ピツト毎にリード３を接続せねば
ならないので、リード３の配線が非常に複雑になってし
まう。

リード３の配線実装を簡単にしようとすれば、このリー
ド部を多層基板化して配線することである。しかしなが
ら、この層数はＤａｔａ信号のｎビット化数と同じ数と
なり２ｏＭＨｚ程度での４層基板（４ピツ）　Ｄａｔ！
Ｌ信号化）までは比較的容易であるが、例えば表示容量
として１０００本クラスの表示装置ではクロック周波数
が６０〜８０ＭＨｚを要し、データ電極２を表示パネル
１の上下でクシ型に２分割させたとして４０ＭＨｚのク
ロック周波数となるので８層基板（８ピツ）　ＤＮｔ＆
信号化）が必要になシ、非常に高価でかつ実用性に欠け
ている。

さらにはドライバ４を表示パネル１の上に直接実装スる
Ｃ０Ｇ（チップ・オン・グラス）実装方法にては、ドラ
イバ４の出力を多層化して作るのは非常に困難である。

以上のように高速データ転送を可能にする上記のような
単なるデータ信号の並列処理方式だけではドライバ回路
系の複雑化、データ電極とドライバ出力端との接続の複
雑化をともない非実用な構成となる問題点を有していた
。

本発明はかかる点に鑑み、データ信号の並列処理時にメ
モリ回路を使用することによりドライノ（の配線が容易
でかつ高速データ転送も可能な表示装置を提供すること
を目的とする。

課題を解決するだめの手段 本発明は１走査期間毎に交互に書込み及び読出しを行う
第１．第２メモリ回路と、１走査期間毎に前記メモリ回
路のアドレス信号の極性を切換えるアドレス切換回路と
、前記メモリ回路の出力を並列処理する直列並列回路と
を備えたことを特徴とする。

作用 本発明は前記した構成により高速データ転送情報の１走
査期間内のデータ信号を２つのメモリ回路で１走査期間
毎に交互に書込み及び読出しを行い、読出し時はメモリ
回路のアドレス信号を反転させて行と列のメモリ読出し
順序を逆にしたメモリ回路の読出しデータ信号を直列並
列変換回路にてｎビットの並列処理することにより、１
走査期間内のデータ信号を単にｎ分割したようなデータ
順序の連続した信号が得られる。このｎビットに並列化
されたデータ信号をｎ分割されたドライバの個々のデー
タ信号とするだけで、従来のようなデータ電極とドライ
バの出力端子とのｎビット毎のリード配線の必要もない
。

実施例 第１図は本発明の実施例における表示装置の制御回路図
を示すものである。第１図において、８はデータ信号の
書込み及び読出しを行うメモリ回路ＲＡＭ（１）、９は
同様のメモリ回路Ｒ五Ｍ　（Ｉｔ）　。

１ｏはＤ−ＣＬＫ信号よりメモリ回路８，９へのアドレ
ス信号を作り出すアドレス信号発生回路、１２は水平同
期信号を入力とするＲ／Ｗ（！Ｊ−ド／ライト）セレク
ト回路、１１はＲ／Ｗセレクト回路１２の出力により１
走査期間毎に少く共１部分のアドレス信号の極性反転を
行うアドレス信号反転回路、１３はメモリ回路８，９に
データ信号を振り分けるセレクト回路（１）、１４はメ
モリ回路８゜９の読出し出力を取り込むセレクト回路（
ＴＩ）である。

以上のように構成された本実施例の表示装置について以
下その動作を説明する。１走査期間の表示データ数は従
来例と同様の＆１〜２Ｌ、６の１６個とする。

Ｒ／Ｗセレクト回路１２は水平同期信号１（−Ｉ）をに
分周して１走査期間毎に反転する信号を出力し。

アドレス信号反転回路１１、メモリ回路８，９゜セレク
ト回路１３．１４を１走査期間毎に制御する。ＤＩＬｔ
ｆＬ信号はセレクト回路（１）１３でメモリ回路８又は
メモリ回路９に入力される。Ｄ−ＣＬＫ信号よりアドレ
ス信号発生回路１ｏで発生させたアドレス信号はアドレ
ス信号反転回路を介してメモリ回路８，９のアドレス端
子に供給されている。

さらにメモリ回路８，９の出力はセレクト回路（ＩＤ１
４に各メモリ回路８．９からのデータ情報を交互に切か
えてシリアル信号として直列並列変換回路６へ供給する
。セレクト回路１３，１４．メモリ回路８，９、アドレ
ス信号反転回路１１はＲ／Ｗセレクト回路１２の出力に
より同期制御されるので、例えばＲ／Ｗセレクト信号が
Ｈの時にはメモリ回路（Ｉ）８を書込みモード、メモリ
回路（シ９を読出しモードにし、セレクト回路（１）１
３からの′Ｄ２Ｌｔ＆信号はメモリ回路（Ｉ）８のみに
供給し、セレクト回路（ジ１４はメモリ回路（ＩＤ９の
読出し出力のみ受けつける。メモリ回路８，９へのアド
レス信号はメモリ回路（Ｉ）８に対しメモリ回路（…）
９はアドレス信号反転回路１１により少くとも、一部分
が反転したアドレス信号が加えられる。

このような一連の動作により１走査期間毎に２つのメモ
リ回路８，９で交互にＤａｔａ信号書込みと読出しを行
う。メモリ回路８，９によるアドレス信号に対する書込
みデータと読出しデータの状態を示したのが第２図であ
る。今、メモリ回路８゜９のアドレス信号をＡｏ％　Ａ
、し、ムＯ＋　ＡＩをカラム、ム２．ム３をロウとする
。書入み時はム０→ム３の方向にアドレンが指定される
ので書込みされるＤａｔａ信号＆１はａ１→ａ２→ａ３
→・・・・・・→ａ１５．ａ、６の順にメモリされる。

一方、読出し時はアドレス信号人０〜ム３を反転して読
出すことによシ、読出されてくるＤａｔａ信号ａ、は’
１６＝’１２→λ８→・−壷…→ＩＬ、→＆５→＆１の
４ピツト毎に連続した信号となる。

このようにしてメモリ・データの変換された読出し出力
をセレクト回路１４を介して直列並列変換回路６に入力
し４ピツトに分割する。さらにラッチ回路７にてｆ／４
に逓降されたクロック信号でラッチさせることにより、
ラッチ回路７の出力Ｄ１〜Ｄ４は第３図に示すようなり
Ｉ　”　＆４→＆、→＆２→ａ１．Ｄ２：ｌＬ８→ｔＬ
７→ａ６→ａ５１Ｄ５：＆１２→ａ１１→ａ１０→＆９
ｇＤ４：ａ１６°’１５°ａ１４゜ａ１３の各々連続し
たＤ　ａｔａ信号として取出される。

このＤａｔａ信号Ｄ１〜Ｄ４を各ドライバ４の分割ブロ
ックのＤａｔａ入力とする。ドライバＤＤ１にはＤ＆ｔ
ｌＬ信号ＤＩ　、ドライバＤＤ２にはＤａｔａ信号Ｄ２
．ドライバＤＤ３にはＤａｔａ信号Ｄ３．ドライバＤＤ
４にはＤ＆ｔｌＬ信号Ｄ４を供給し、ｆ／４のクロック
信号で各ドライバ４の１　ｃｈから４ｃｈ方向（第１図
矢印方向）へ転送させることによってデータ電極２とド
ライバ４の出力端子（１ｃｈ〜４ｃｈ　）とのり一ド３
の配線が単純化されることになる。

第４図は本発明の第２実施例であり、データ電極総数が
Ｍなる表示パネル１を高速クロック信号Ｄ−ＣＬＫ（ク
ロック周波数ｆｎ　）によシ転送されたｎ＆ｔａ信号を
制御した場合を示すものである。

ドライバ４のデータ人力ビット数をｎ、最高クロック応
答クロック周波数をｆｄ　、ドライバ（ＤＤ１〜ＤＤ９
）の分割ブロック数をｐ、単位分割ブロックの出力チャ
ンネル数をｍとする。ドライバ４として処理できる最高
周波数ｆａｒｎはｎｆ６となるので、ドライバの分割ブ
ロック数ｐにおける終端出力と始端出力（例えばＫｍと
Ｒｍ＋１）は表示情報としての連続性が必要である。そ
れ故ｍはメモリ回路８，９のデータ処理数と対応せねば
ならないのでｍ＝：２　　（ａ：整数）となる。ｍを必
要以上に小さくとると分割ブロック数ｐが多くなりドラ
イバ４への直列並列変換処理によるＤａｔａ信号のビッ
ト数もむやみに増さねばならず。

かえって配線がわずられしくなってしまうので。

実装配線の簡易化１回路コストの低減等を考慮するとｍ
、ｐは必要最少限の数にするのが望ましい。

データ電極総数Ｍと単位分割ブロックの出力チャンネル
数ｍに対する分割ブロック数Ａｏは（ト＝人≧１におい
て人の整数部をＡ′としてムー人′＝０の場合をム’＝
Ａｏ、Ａ−Ａ′〉０の場合をＡ′＋１＝ム０とする。一
方、データ転送クロック周波数ｆ、　　とドライバ４の
処理できる最高周波数ｆｅｉｒｎ＝ＢにおいてＢの整数
部をＢ′としてＢ−Ｂ’：Ｏの場合をＢ’：Ｂｏ、　Ｂ
−Ｂ’＞Ｏの場合をＢ′＋１＝Ｂ。

とする。

この人。及びＢｏを満足する本来あるべき分割ブロック
数ｐはＢｏ≦Ａｏく２Ｂｏの条件となるＡ。

をｐとすることで最少分割ブロック数を決めることがで
きる。同様に単位分割ブロックの出力チャがｍとなる。

ｍの値は通常３２　、６４　、１２８　。

２６６・・・・・・をとる。例えばｍ＝１２８の場合、
ドライバ４が３２　ａｈ出力ドライバ構成であれば４ヶ
使い、６４Ｃｈ出力ドライバ構成では２ヶ使いで単位分
割ブロックを構成することになる。ｍは少くとも３２の
倍数となるのでドライバ４は３４ｃｈやａｓ　ｃｈ比出
力いった変則的なものは基本的に使えない。但し、最終
分割ブロック−ＤＤｐについてはデータ電極２がＥＭ　
　Ｅ（ｐ−１）ｚ　＝　ｌ　＜　ｍのように途中で終っ
ても、それ以降のデータ表示の必要がないのでドライバ
４の出力チャンネル数が総計β以上になるのであればｍ
に制約されることはない。

このようにして決定された分割ブロック数ｐで構成する
ｎピットデータ入力端子をもつドライバ４への必要な総
データ信号数ＮはＮ　＝　ｎ−ｐである。

分割ブロック数ｐに対応したＤ　ａｔａ信号の分割は第
１実施例でも明らかなようにメモリ回路８．９の読出し
信号を並列処理する第２直列並列変換回路１７でｐ分割
される。ドライバ４への必要な総データ信号ビット数Ｎ
はｎ−ｐであるからメモリ回路８，９及び第２直列並列
変換回路１７そして第２ラッチ回路１８はｎピットの並
列動作をさせねばならない。それ故、原ｎａｔａ信号は
第１直列並列変換回路１５と第１ラッチ回路１６でメモ
リ回路８，９へのＤａｔａ信号をｎピット並列処理され
る。これ等の動作を同期させて処理するため第１直列並
列変換回路１５はＤ−ＣＬＫ信号（ｆＯ）、ｎピットの
並列処理する第１ラッチ回路１６及び第２直列並列変換
回路１７はカウンタ回路６のＱ１ｎ 出力（−）、第２ラッチ回路１８及びドライバ本実施例
においては表示パネル１のデータ電極２（Ｅ、〜ＩＣ，
）が同一ブロックに配置されている例で述べたが、マト
リックス表示パネルでよくみられるようにデータ電極２
が奇数・偶数で上下に２分割されたような配置にあって
は、ドライバ４の分割ブロックも上下と分かれ入力側か
ら見たドライバ４のデータ人力ピット数ｎ′は見かけ上
２倍になるので、ｎ：２ｎと考えて良い。それ故、前述
したｎをｎ　＝　ｎで与えれば、データ電極総数Ｍに対
する最適のドライバ分割ブロック数ｐ及び単位分割ブロ
ックの出力チャンネル数ｍを決めることができる。当然
の事ながら、見かけ上のドライバ４のデータ人力ビット
数は２倍に増えるので第１直列並列変換回路１６、第１
ラッチ回路１６゜メモリ回路８，９．第１直列並列変換
回路１７の並列処理のビット数はｎから２ｎにする必要
がある。

尚１本実施例ではマトリックス表示装置での例を示した
が、これに限らずライン・ドライブでデータを表示する
ものにおいては総て有効であることはいうまでもない。

発明の詳細 な説明したように１本発明によれば高速転送データ信号
をメモリ回路と直列並列変換回路等によってデータ信号
の並べ変えを行ってドライバと表示素子電極との接続を
容易にし、かつドライバの処理能力を最大限に生かすこ
とでドライバ群の分割ブロック数、単位分割ブロックの
出力チャンネル数の最適化をはかり制御回路系の処理を
簡略化することができ、その実用的効果は大きい。

【図面の簡単な説明】 第１図は本発明における第１実施例の表示装置の制御回
路系のブロック図及び表示パネルとドライバとの結線図
、第２図は同実施例のメモリ回路での書込み時及び読出
し時のアドレス信号波形図。 第３図は同実施例のメモリ回路の読出しデータ信号波形
図、第４図は本発明における第２実施例の表示装置の制
御回路系のブロック図及び表示パネルとドライバとの結
線図、第５図は従来の表示装置における表示パネルとド
ライバとの結線図、第６図は従来の制御回路系のブロッ
ク図及び表示パネルとドライバとの結線図である。 ２・・・・・・データ電極、４・川・・ドライバ、６，
１５゜１７・・・・・・直列並列変換回路、７，１６．
１８・川・・ラッチ回路、１１・・・・・・アドレス信
号反転回路。 代理人の氏名　弁理士　粟　野　重　孝　ほか１名第 図 く書込み時ン 第 図 第 図 第 図

Claims (3)

【特許請求の範囲】
1. （１）１走査期間のデータ信号を並列処理する第１直列
   並列変換回路と、並列配置された第１メモリ回路及び第
   ２メモリ回路と、前記第１直列並列変換回路の出力を前
   記第１メモリ回路又は前記第２メモリ回路へ選択的に入
   力する第１セレクト回路と、前記第１及び第２メモリ回
   路の読出しモード時にアドレス信号の少くとも一部につ
   いて極性反転させるアドレス信号反転回路と、前記第１
   メモリ回路又は前記第２メモリ回路の読出し出力を選択
   的に取込む第２セレクト回路と、前記第２セレクト回路
   の出力を並列処理する第２直列並列変換回路とを備えた
   ことを特徴とする表示装置。
2. （２）表示装置のデータ転送クロック周波数をｆ＿Ｄ、
   データ電極総数をＭ、出力ドライバのデータ入力ビット
   数をｎ、出力ドライバの最高応答クロック周波数をｆ＿
   ｄ、出力ドライバの分割ブロック数をｐ、出力ドライバ
   の単位分割ブロックの出力チャンネル数をｍとする時、
   Ｍ／２＾ａ＝Ａ≧１（ａは整数）においてＡの整数部を
   Ａ′としてＡ−Ａ′＝０の場合をＡ′＝Ａ＿０、Ａ−Ａ
   ′＞０の場合をＡ′＋１＝Ａ＿０とし、ｆ＿Ｄ／ｎ・ｆ
   ＿ｄ＝ＢにおいてＢの整数部をＢ′としてＢ−Ｂ′＝０
   の場合をＢ′＝Ｂ＿０、Ｂ−Ｂ′＞０の場合をＢ′＋１
   ＝Ｂ＿０とし、Ｂ＿０≦Ａ＿０＜２Ｂ＿０の条件となる
   Ａ＿０をＰ、 Ｍ／（Ｐ＋１）≦２＾ａ≦Ｍ／Ｐの条件となる２＾ａを
   ｍとすると共に第１直列並列変換回路の分割ビット数を
   ｎ、第２直列並列変換回路の分割ビット数をｐとするこ
   とを特徴とする請求項１記載の表示装置。
3. （３）表示装置のデータ電極群が２分割されている場合
   ｆ＿Ｄ／２・ｎ・ｆ＿ｄ＝Ｂ、第１直列並列変換回路分
   割ビット数を２ｎとすることを特徴とする請求項２記載
   の表示装置。