JPH02290078A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体基板上にトランジスタおよびキャパシ
タを有する半導体装置に関するものである。

〔従来の技術〕

第２図は例えばメモリの冗長回路に用いられる従来のラ
ッチ回路を示す回路図である。同図に示すように、電源
Ｖ　，接地レベル間に、ｐチャネＣＣ ルトランジスタＱ１とｎチャネルトランジスタＱ２とか
らなるＣＭＯＳインバータ１が介挿されている。このイ
ンバータ１の入力部であるノードＮ１に、ソースが電源
Ｖｃｃに接続されたｐチャネルトランジスタＱ３のドレ
インが接続されている。

このトランジスタＱ３のゲートがインバータ１の出力部
であるノードＮ２に接続されている。また、ノードＮ２
と接地レベルとの間にキャパシタｃ２が介挿されている
。このキャパシタｃ２は、ノードＮ２の電位を容量結合
により、接地レベルに抑えようと働く。

一方、電源ｖ　１接地レベル間にキャパシタＣＣＣ １（電源Ｖ。Ｃ側）とヒューズＦｌ（接地レベル側）が
介挿されており、キャパシタＣ１とヒューズＦ１間のノ
ードＮ３がノードＮ１に接続されている。

このキャパシタＣ１は容量結合によりノードＮ１の電位
■Ｎ１を電源Ｖ。０レベルに上げるように働く。

また、ノードＮ３と接地レベル間に寄生キャパシタＣ３
が構成されている。

第３図は、第２図のキャパシタ０１周辺を示す断面図で
ある。同図に示すように、基板電位が接地レベルのｐ型
基板２上の一部にｎ＋拡散層３か形成されている。この
ｎ＋拡散層３上に、図示しない領域のトランジスタのゲ
ート絶縁膜と同じ材料より成る絶縁膜４を介して、同じ
く図示しない領域のトランジスタのゲート電極と同じ材
料より成る電極５が形成されている。電極５の材質とし
ては多結晶シリコン等が用いられる。なお、６は素子分
離絶縁膜、７は層間絶縁膜であり、層間絶縁膜７の形成
されていない素子分離絶縁膜６上にヒューズＦ１が形成
されている。このヒューズＦ１は、電極５と同じ材質に
より形成され、アルミ配線層８を介してｎ＋拡散層３に
電気的に接続されている。

上記した電極５，絶縁膜４及びｎ＋拡散層３とによりキ
ャパシタＣ１が構成され、ｐ型基板２とｎ＋拡散層３と
のｐｎ接合により寄生キャパシタＣ３が構成される。

このような構成において、このラッチ回路のヒューズＦ
１を切断しない場合、ノードＮ１−はヒューズＦ１を介
して接地されているため、電源投入後の安定状態下にお
いてもノー＋：Ｎ１の電位ＶＮｌは接地レベル（“Ｌ”
レベル）となる。その結果、ノードＮ１の電位ｖＮ１−
がインバータ１を介して得られるノードＮ２の電位■Ｎ
２は“Ｈ″レベルに固定される。

次に、ヒューズＦ１を切断した場合を考える。

第４図はヒューズＦ１切断時における電源投入直後のノ
ードＮ１の電位ＶＮ１の変化を示すグラフである。

ノードＮ１の電位■　は、電源Ｖ。０の上昇に伴Ｎ１ い、キャパシタＣ１の容量結合により上昇する。

一方、同図に示すように電源投入直後からノードＮ１の
電位Ｖ　はインバータ１の閾値電圧ＶＴｉｔをＮ１ 越えている。このため、インバータ１の出力部のノード
Ｎ２の電位■Ｎ２は“Ｌ″となっている。その結果、電
源投入直後よりｐチャネルトランジスタＱ３がオンして
おり、電源Ｖｃｃの電位がｐチャネルトランジスタＱ３
を介してノードＮ１に伝わるため、電位ＶＮ１はキャパ
シタＣ１の容量結合による上昇以上に速く　゛Ｈ”レベ
ル（５ｖ）に達する。その後、電源Ｖ。Ｃが“Ｈ″レベ
ルで安定すると、ノードＮ１の電位Ｖ　が“Ｈ　ｓ、ノ
ードＮ２ＮＹ の電位ＶＮ２が“Ｌ″に固定される。

なお、寄生キャパシタＣ３の容量結合は、ノードＮ１の
電位ＶＮ１を“゜Ｌ”レベルに導くように作用するが、
寄生キャパシタＣ３の容量がキャパシタＣ１の容量に比
べ充分小さいため、この作用は無視できる。

このように、このラッチ回路は、ヒューズＦ１を切断し
ない場合、ノードＮ２の電位ｖＮ２が“Ｈ”レベルに固
定され、ヒューズＦ１を切断した場合、ノードＮ２の電
位ＶＮ２が“Ｌ″レベルに固定される。

〔発明が解決しようとする課題〕

このようなラッチ回路を内蔵した半導体装置は、通常、
プラスチックパッケージに封止することにより製品化し
ていたため、半導体装置に光が照射されることはない。

しかしながら、上記したラッチ回路を内蔵した半導体装
置がＥＰＲＯＭであれば、紫外線照射用の窓を有するパ
ッケージに封止されることになる。

このため、窓を通じて紫外線及び可視光の如き紫外線よ
りも波長の長い光が半導体装置に照射される可能性があ
る。

このとき、照射された光がｐ型基板２の材質のバンドギ
ャップ以上のエネルギーを有する光である場合（シリコ
ン基板に可視光が入射する場合等）には、第２図で示し
たラッチ回路が以下に示すように誤動作することが判明
した。

上記したエネルギーを有する光が、第３図で示したｐ型
基板２とｎ拡散層３との間に形成されるｐｎ接合領域に
入射すると、このｐｎ接合領域（寄生キャパシタＣ３）
が太陽電池のように働いて、ｎ＋拡散層３に電子、ｐ型
基板２に正孔が発生してしまう（以下、この現象を「太
陽電池作用」という。）。

第５図は寄生キャパシタＣ３への光入射時における、ヒ
ューズＦ１の切断時の電源投入直後のノードＮ１の電位
ＶＮ１の変化を示すグラフである。

前述したように寄生キャパシタＣ３の太陽電池作用によ
り、電源投入以前はノードＮ１の電位ｖＮ１は負にバイ
アスされている。そして、電源投入直後は、キャパシタ
Ｃ１の容量結合により、電位■Ｎ■は上昇するが、寄生
キャパシタＣ３の太陽電池作用により通常時よりも上昇
率は悪く、インバータ］−の閾値電圧ＶＴＲを越えるこ
ともできない。

このため、電源投入直後のインバータ１の出力である電
位ｖＮ２は″゛Ｈ″となり、ｐチャネルトランジスタＱ
３はオフ状態となっており、ノードＮ１の電位ｖＮ■を
上昇させているのはキャパシタＣ１の容量結合作用のみ
となる。

ソノ後、電源ｖｃｃ力げ゛Ｈ”　レベルに達しても、キ
ャパシタＣ１の容量結合作用のみではノードＮ１の電位
Ｖ　は閾値電圧ｖＴＨを越えることができＮｌ ず、最終的には寄生キャパシタＣ３の太陽電池作用によ
り、電源投入前の電位に下がり、そのまま安定してしま
い“Ｌ“レベルとなる。

その結果、電源Ｖ。０の゛Ｈ″レベル安定状態において
も、ノードＮ１の電位ＶＮｌをインバータ１に通して得
られるノードＮ２の電位ｖＮ２が“Ｈ”レベル（正常時
”Ｌ″レベル）となり、完全に誤動作してしまうという
問題点があった。

このように、キャパシタ０１周辺にｐｎ接合領域を有す
る半導体装置に光が入射すると、誤動作が生じてしまう
問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、光が照射された場合においても誤動作しない
、半導体基板上にトランジスタ及びキャパシタを有する
半導体装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明にかかる半導体装置は、半導体基板上にトラン
ジスタ及びキャパシタを有し、前記キャパシタの両電極
を前記１・ランジスタにおける別個のゲート電極とそれ
ぞれ共通のゲート電極材料により形成している。

〔作用〕

この発明においては、キャパシタの両電極をトランジス
タにおける別個のゲート電極とそれぞれ共通のゲート電
極材料により形成しているため、キャパシタ周辺にｐｎ
接合領域が形成されることはない。

〔実施例〕

第１図はこの発明の一実施例である半導体装置の一部を
示す断面図である。同図は、第２図で示したラッチ回路
と等価な回路におけるキャパシタ０１周辺の断面形状を
示しており、第４図に対応している。

同図に示すように、基板電位が接地レベルのｐ型基板２
上全面に素子分離絶縁膜１２が形成されている。この素
子分離絶縁膜１２上に導電層１０が形成されている。導
電層１０の材質としては図示しない領域におけるトラン
ジスタのゲート電極と同じ材質である多結晶シリコン等
が用いられる。

そして、導電層１０上に絶縁膜１４を介して別の導電層
］１が形成されている。絶縁膜１４は図示しない領域に
おけるトランジスタのゲート絶縁膜と同じ材質で形成さ
れている。導電層１１の材質としては、導電層１０と同
様に、図示しない領域におけるトランジスタのゲート電
極と同じ材質である多結晶シリコン等が用いられる。ま
た、導電層１０および１１上を層間絶縁膜１３が覆って
いる。

このように構成すると、導電層１１と、この導電層１１
下の導電層］０とがキャパシタＣ１の両電極として機能
する。さらに、同図に示すように導電層１１下に位置し
ない導電層１０は配線領域およびヒューズ領域としても
機能する。

つまり、上記した導電層１１，絶縁膜１４及び導電層１
１下の導電層１０とによりキャパシタＣ１が構成されて
おり、導電層１１下に位置しない導電層１０が、第４図
で示したアルミ配線層８およびヒューズＦ１の機能を兼
ねている。

上記した構成にすれば、キャパシタＣ　１．の両電極が
ゲート電極材料により形成されているため、キャパシタ
Ｃ１０周辺に寄生キャパシタとなりつるｐｎ接合領域が
形成されることはない。したがって、ｐｎ接合領域が太
陽電池作用を行うことはなく、第５図で示したような誤
動作はなくなる。

なお、上記した構成を実現するには、絶縁膜で絶縁され
た２層の導電層を形成する工程が必要となるが、このラ
ッチ回路がＥＰＲＯＭに用いられる場合はＥＰＲＯＭの
メモリ１・ランジスタがゲート絶縁膜で絶縁された２層
のゲート電極構造を有するため、その形成と同じ工程で
形成することができ、上記したラッチ回路構成にしても
、製造工程数の増加とはならない。

なお、この発明は上記したラッチ回路に限定されず、周
辺にｐｎ接合領域を有するキャパシタを構成すると、何
らかの弊害が生じる可能性のあるすべての半導体装置に
適用することができる。

〔発明の効果〕

以上説明したように、この発明によれば、キャパシタの
両電極をトランジスタにおける別個のゲート電極とそれ
ぞれ共通のゲート電極材料により形成しているため、こ
の半導体装置に光が照射されても誤動作しない効果があ
る。

【図面の簡単な説明】

第コ，図はこの発明の一実施例である半導体装置の一部
を示す断面図、第２図は従来のラッチ回路を示す回路図
、第３図は第２図のラッチ回路の一部を示す断面図、第
４図は第２図のラッチ回路の通常動作を示すグラフ、第
５図は第２図のラッチ回路の誤動作を示すグラフである
。 図において、１０および１１は導電層である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）半導体基板上にトランジスタおよびキャパシタを
   有する半導体装置において、 前記キャパシタの両電極を前記トランジスタにおける別
   個のゲート電極とそれぞれ共通のゲート電極材料により
   形成したことを特徴とする半導体装置。