JPH02290053A - 半導体装置の入力保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置の入力保護回路に関する。

〔従来の技術〕

バイポーラ、ＭＯＳ，ＣＭＯＳ等のトランジスタを集積
した半導体デバイスで構成した半導体装置には入力保護
回路が設けられている。この半導体デハイスで構成した
種々の回路は定格外の使用や外部雑音によって特性の劣
化や破壊に至る場合がある。これによって生ずる半導体
装置全体の劣化や破壊を防止するために人力保護回路を
設けるものである。第７図（Ａ）（Ｂ）は従来のＭＯＳ
ＩＣの人力保護回路の第１の形態を示す回路構成回、お
よび半導体基板の表面の平面図である。同図（Ａ），（
Ｂ）において、入力端子１０１に直列に入力保護抵抗１
０２を、また並列にダイオード１０３が接続され、ＭＯ
ＳＦＥＴ１０４のゲート電極１０５に接続されている。

入力端子１０１に人力過大電圧が印加されると、ＭＯＳ
ＦＥＴ１０４のケート電極１０５に至る前にこの保護抵
抗１０２によって入力過大電圧の立上がりをなまらせる
。更に、このダイオード１０３は耐圧以上の過大電圧が
印加された場合、ＭＯＳＦＥＴ１．０４が破壊されない
ようにクランプする。１２１は入力電極、１２２ばアル
ミニウム配線、１２３は多結晶シリコンによる薄膜抵抗
（入力保護抵抗１０２に相当）および１２４はコンタク
トホールである。この薄膜抵抗１２３は、折曲げ部１２
３ａが直角になるように順次パターンが形成され入力電
極１２１よりＭＯＳＦＥＴＩ０４に延在している。

第８図は特開昭５７−７８１７８号公報に示されている
人力保護回路の第２の形態を示す半導体基板の表面の平
面図である。同図において、１３１は入力電極、１３２
はアルミニウム配線、１３３ぱ多結晶シリコンで形成し
た薄膜抵抗（入力保護抵抗）および１３４はコンタクト
ホールである。薄膜抵抗１３３は、上記折曲げ部１２３
ａのような直角でない屈曲部１３３ａから成り、この屈
曲部１３３ａは鈍角部１３３ｂで構成されている。

（発明が解決しようとする課題） ところで前記第１の形態の入力保護回路において、装置
の異常事態、すなわち全体の劣化又は破壊の主な原因は
保護抵抗である薄膜抵抗１２３のジュール熱による発熱
がある。この発熱によって温度が数ナノ秒の瞬時に上昇
し、この熱が蒸発する以前に薄膜抵抗がその融点以」二
に温度が上昇し、破壊するモードが最も多い。次に、薄
膜抵抗と基板等の電界集中の多い場所の破壊及びこの人
力保護抵抗の隣接する他の素子（例えばＭＯＳトランジ
スタ等）の静電気力破壊が起ることが知られている。こ
の目的からは、第２の形態の入力保護回路（第８図）の
コーナー部１３３ｂを電界集中が極端に大きい９０゛の
ものをなくして鈍角にしてもこのコーナー部にも電界が
集中し、且つ熱放熱が不十分なために熱破壊が起り得る
。

第３の形態の入力保護抵抗として、特開昭５６２　４．
５　６　３号公報に直線状（図示せず）のものが示ざれ
ている。しかしこの入力保護回路はレイアウト的な制約
により半導体基板の有効な面積を効果的に活用すること
ができず、その周囲では内部回路に使用するＭＯＳトラ
ンジスタ等を設けると空間的な高電界による他の素子の
破壊にもつながるものである。

更に、第４の形態の入力保護抵抗として、特開昭５７−
２４５６３号公報には屈曲部又は湾曲状（図示せず）に
形成した多結晶シリコンの表面に金属を設けて静電耐性
の向上を図っている。しかし、屈曲部のみの強化であっ
て本質的な解決にならず、抵抗をかせぐ為に、より多く
の占有面積を要し素子面積を太き《取れない問題があっ
た。

この発明は、このような従来の半導体装置の入力保護回
路における前述種々の問題点を解決するためになされた
もので、作製プロセスを変更することなく静電耐圧の向
上した半導体装置の入力保護装置を従供することを目的
とする。

〔課題を解決するための手段及び作用］先ず、第１図は
この発明の適用を説明するために用いる従来既知の入力
保護回路を模式的に示すものである。同図において、１
１はパッドで構成した入力電極（以下、入力端子という
）、１２は多結晶シリコン等又は導電性物質で形成した
入力保護抵抗である薄膜抵抗（Ｒｐ）　，　１３，　１
４ばバッド１１に入力過大電圧が印加された場合にこの
電圧をクランブするクランプ回路である。なお、クラン
ブ回路１３及びクランブ回路１４には、それぞれに電源
電位（　Ｖｃｃ）及び基板電位源（Ｖｓｕｓ）が接続さ
れている。１５はＭＯ　Ｓ　Ｆ　ＥＴやバイボーラ・ト
ランジスタ等の半導体デバイス（図示せず）で構成され
る内部回路への入力保護回路の導出部である。第１図に
おいて、例えば入力端子１１から静電気が人体等価量（
〜２００ｐＦ　）を通して入り込んでくる場合、この静
電エネルギーは数マイクロジュールであるが、薄膜抵抗
（Ｒｐ）１２のジュール熱として消費され、且つ、シリ
コン基板等へその熱を放電しながら電圧降下させてクラ
ンプ回路１３．　１４に入っていく。この時の条件は２
つあり、第１の条件は薄膜抵抗（Ｒｐ）　１２が熱的に
耐え得なければならないことと、第２の条件は薄膜抵抗
（Ｒｐ）　１２の周囲の誘電体が静電破壊に耐え得なけ
ればならないことである。

この発明は次に示す基本的な３つの構成の内、１つ又は
組合わせる構成によって静電耐圧を向上させるものであ
る。これら構成を第２図（Ａ）（Ｂ），第３図（Ａ）．
（Ｂ）及び第４図を用いて説明する。

（１）第１の構成は電界総和にかかわるものであり保護
抵抗素子そのものによる電界集中を取り除くことである
。この電界集中は前述の従来例（例えば第７図）で示し
たようなコーナー部を鈍角にするものでは電界集中を阻
止することば不十分である。

この構成では各素子、すなわち、入力保護抵抗を構成す
る薄膜抵抗やアルミニウムで形成した電極（ＡＬ電極）
や同様なパッド等の夫々のコーナー部における曲率半径
を曲面状とすることである。第２図（Ａ）は半導体基板
の表面に形成したＡＬ電極間に設けた保護抵抗素子を示
す平面図、同（Ｂ）はこのＡ−Ａ’矢視における一部断
面図である。第２図（Ａ），（Ｂ）においてシリコン半
導体等から成る基板２１の表面にはバッシペーション膜
２２が設けられこの膜２２上にはポリシリコン薄膜等か
ら成る薄膜抵抗２３が形成されている。更に、ＡＬ電極
２４とＡＬ電極２５は層間絶縁膜２６によって絶縁分離
され、前記薄膜抵抗２３はコンタクｌ・ホール２７によ
って（ＡＬ電極２４，同２５）接続されている。この構
成では電界集中による静電耐圧の低下を阻止するために
薄膜抵抗２３やＡＩ−電極２４，同２５及び内部回路を
構成するＭＯＳＩ−ランジスタ等の内部素子（図示せず
）の夫々のコーナー部２８を曲面状とする。この発明に
おいては、曲率半径を３一以上とすることが好適である
。コーナー部２８を曲面状にすることによって電界分布
は均一化される。すなわち、コーナー部の曲率半径をｒ
とした場合、電界強度Ｅはベクトル表示すると近似的に
次式の一般式で表わすことができる。

ここでＥ０は平均的な電界強度、γはコーナー部の座標
、εは誘電率、Ｔｏｚはｉ番目のコーナー部の座標、Ｑ
は電荷量である。前式において、電界強度Ｅは暖慢に変
化する平均的な電界であり、薄膜抵抗と基板上の下地と
の界面は一定で、他では対数的に変化する。γ。正（ベ
クトル表示）はｉ番目のコーナー部であり、曲率半径γ
＝　〜α−コー：＝「７Ｄ一を有するコーナーである。

前記曲率半径γは出来るだけ大きいものとすることがソ
まし《、この曲率半径によって電界分布の局部的な電界
強度を均一にすることができ、信頼性の高い入力保護抵
抗を得るために電界強度Ｅは約７　Ｍ　Ｖ　／　ｃｍ以
下となった。このように静電耐圧の低下を阻止するため
に薄膜抵抗２３やＡＬ電極２４及び同２５等の各々のコ
ーナー部２８の曲率半径を約３Ｉｌｍ以上にすることで
ある。

（２）第２の構成は電極の放熱にかかわるものであり、
電極等から発生する数ピコ・ジュールの熱を効率的に外
部に逃し放熱させることである。

ジュール熱は通常、基板と薄膜抵抗との間の絶縁膜から
の熱伝導によって放熱する。そのために単純には面積を
大きくすればよいが抵抗が大きくなるという不具合が生
ずる。このために後述するように薄膜抵抗の上部とこの
周囲を取り囲むように層間絶縁膜を形成して上部にＡＬ
等の電極膜（上部電極）を形成し、比較的に太き１　〇
　一 なコンタクトを通して基板に接続するごとである。第３
図（Ａ）は半導体基板の表面に形成した薄膜抵抗と上部
電極を示す平面図であり、同（Ｂ）はＡ−Ａ″矢視断面
図である。第３図（Ａ），（Ｂ）において、基板４１上
にはバッシペーション膜４２が形成されており、薄膜抵
抗４３が設けられている。この薄膜抵抗４３を取り囲む
ように層間絶縁膜４４が形成され、更に上部電極４５，
同４６が形成されている。この上部電極４５同４６には
比較的大きなコンタク１ホール４７により、上部電極４
５，同４６と他の層間電極（図示せず）との接続を行な
っている。なお、薄膜抵抗４３とＡ．　Ｌ電極４６は同
様なコンタク１−ホール４８によって接続されている。

このような構成にすることによって基板のみならず上部
電極からも熱伝導させて熱抵抗を約％にすることができ
る。

（３）第３の構成は、シールドにかかわるものであり、
静電素子で発生する磁気電界によって他の回路素子が破
壊するのを阻止するものである。

最も効果的な方法は、電界シールドであるので、電ｉｊ
！（Ｖｃｃ）用やＧＮＤ　（基板）用等の大きな容量を
持っている電極で薄膜抵抗をシールドするものである。

第４図はこの構成の断面図を示す。

同図において、基板５１の表面にはパッシベーション膜
５２が形成され、更に薄膜抵抗５３が設けられている。

これらの表面には層間絶縁膜５４が形成され図示のよう
に人力保護回路やパッドに接続されるＡＬ電極５５を利
用して薄膜抵抗５３をシールドする。更に、層間絶縁膜
５６の表面には電源用（Ｖｃｃ）又はＧＮＤ　（基板）
に接続されるＡ１，電極５７が設けられて同様のシール
ドを行なっている。

このように入力保回路，パッド，電源・ＧＮＤ用のＡＬ
電極を電界シールドに用いることによって素子の破壊を
防止することができる。

〔実施例］ 次にこの発明による半導体装置の入力保護回路の一実施
例を図面を参照して説明する。

第５図（Ａ）．（Ｂ）はこの発明の一実施例を示す基板
表面における平面図及び等価回路であり、この実施例は
前述の３つの発明の基本的な構成の内、第１及び第２の
構成を組合わせている。第５図（Ａ）．（Ｂ）において
、基板表面に形成した絶縁膜（図示せず）を介して設け
た薄膜抵抗６１は、Ｐｓ″３０〜６０−／口のポリシリ
コン幅１０〜２０１Ｍ，長さ１００〜３００　ｔｒｍ程
度の略Ｕ字状の形状を有している。薄膜抵抗６１とパッ
ド６２はパッド６２側のコンタクトホール６３で接続さ
れ、このコンタクトホール６３は高熱圧力が加えられる
ため大きく作り込んである。

一方、前記薄膜抵抗６１はコンタク１・ホール６４によ
ってＡ　Ｌ電極６５及びコンタクトホール６６に接続さ
れた他の電極６７に夫々に接続される。これら薄膜抵抗
６Ｌ　　パッド６２，コンタクトホール６３，同６４，
同６６，更にＡＬ電極６５，同６６の夫々のコーナー部
６８は曲率半径３／／ＩＩ１以一ヒで形成されている。

なお、眉間絶縁膜（図示せず）の膜厚の範囲は０．８〜
１．３牌であるが本例では１−である。この層間絶縁膜
上のＡＩ、電極をコンタクＩ・ホールの取り出し電極（
図示せず）を除いて（３〜５加離間させる）全面に曲率
半径３岬とし、且つ大きなコンタクトホールで基板に電
気的、熱的なコンタクトを施す。

前述の基本的な第１の構成（電界集中の阻止）と第２の
構成（熱伝導の改善による熱抵抗の減少）の組合わせに
よって静電耐圧の向上が得られる。

第６図は、この発明の他の実施例を示す基板表面におけ
る平面図である。この実施例は前述のこの発明の基本的
な構成の内、第１及び第３の構成を組合わせたものであ
る。なお、ｍ膜抵抗の構成は前記の第１の実施例と同様
であり、基板表面に形成される層間絶縁膜は省略してあ
る。第６図６こおいて、基板（図示せず）の表面には薄
膜抵抗７１が形成され、この薄膜抵抗７１とバッド７２
がコンタクトホール７３によって接続されている。他方
、電極金属膜７４はコンタクトホール７５によって取出
し電極７６に接続され、この電極７６は更に他の内部回
路（図１示せず）に接続＝１４ される。更に、前記薄膜抵抗７１の上部には、電源用（
Ｖｃｃ）又はＧＮＤ　（基板）に接続される第２番目の
層間用のＡＬ電極層である第２層Ａ　Ｉ−電極７７が、
薄膜抵抗７１を取囲むように形成されている。なお、こ
の第２層ＡＬ電極７７はコンタクトホール７３又は同７
５によって適宜に接続されている。更に、基板には例え
ばＭＯＳＩ−ランジスタ等の内部素子７８が設けられて
いるものとする。説明は省いたが、薄膜抵抗７１等は前
記の第１の実施例と同様に各コーナー部は曲率半径３一
以上となっている。このような構成にすることによって
、Ｖｃｃ又はＧＮＤ　（基板）に接続される第２層ＡＬ
電極は極めて大きな容量を具えているため薄膜抵抗やパ
ッドに静電気による高電圧が加わった場合でも変動は少
なくなる。このため前記薄膜抵抗やパッドは内部回路か
らシールドされるので内部素子の破壊は阻止されて静電
耐圧の向上が計られる。

〔発明の効果］ 以上の説明から明らかなように、この発明による半導体
装置の入力保護回路によれば、入力保護回路を構成する
入力保護抵抗における電界集中をなくし、且つ放熱を従
来の２倍とし、更に内部回路への静電破壊防止のシール
ド構成にすることによって入力保護回路を含む静電耐圧
を向上させることができる。加えてこの入力保護装置を
適用した電子機器等においては前述の特長によって極め
て信鯨性を向上させることができる。

【図面の簡単な説明】

第１図はこの発明の適用を説明するための入力保護回路
の構成図、 第２図（Ａ），（Ｂ）は、この発明の第１の基本的な構
成を示す基板表面上の平面図及び断面図、 第３図（Ａ），（Ｂ）は、この発明の第２の基本的な構
成を示す基板表面の平面図及び断面回，第４図は、この
発明の第３の基本的な構成を示す断面図、 第５図（Ａ）．（Ｂ）は、この発明の第１の実施例を示
す基板表面の平面図及び等価回路図、第６図はこの発明
の第２の実施例を示す基板表面の平面図、 第７図（Ａ）．（Ｂ）は従来の入力保護回路及び基板表
面の平面図、 第８図は、従来の入力保護回路の基板表面の平面図を夫
々に示す。 ２３．４３，５３，６５．７１・・・−・一・・一薄膜
抵抗２４．２５，４６，５５．６５・・−・−　Ａ　Ｌ
電極２６．４４，５４．５６　　−−−−−−−−−・
層間絶縁膜２７．４７．４８．６４．６６．７５　　−
・・−・・−コンタクトホール２８６Ｂ−一・−・−コ
ーナー部 ４５・・・−・一上部電極

Claims (6)

【特許請求の範囲】
1. （１）入力端子に接続された薄膜抵抗から成る入力保護
   抵抗を含む半導体装置の入力保護回路において、前記薄
   膜抵抗のコーナー部を曲面状としたことを特徴とする半
   導体装置の入力保護回路。
2. （２）入力端子に接続された薄膜抵抗から成る入力保護
   抵抗を含む半導体装置の入力保護回路において、前記薄
   膜抵抗の周囲を取囲むように形成した層間絶縁膜と、こ
   の層間絶縁膜の上部に形成した上部電極と、前記薄膜抵
   抗と上部電極を接続する大きいコンタクトホールを具え
   たことを特徴とする半導体装置の入力保護回路。
3. （３）入力端子に接続された薄膜抵抗から成る入力保護
   抵抗を含む半導体装置の入力保護回路において、前記薄
   膜抵抗を電界シールドする電源用電極またはＧＮＤ用電
   極を該薄膜抵抗の上部に設けたことを特徴とする半導体
   装置の入力保護回路。
4. （４）前記薄膜抵抗の外部表面のコーナー部を曲率半径
   ３μｍ以上としたことを特徴とする特許請求の範囲第１
   項、又は第２項又は第３項記載の半導体装置の入力保護
   回路。
5. （５）前記入力保護抵抗の上部電極へ取出す該上部電極
   と同一の膜厚０．５〜１μの第１の電極金属膜を絶縁膜
   と挟んで形成したことを特徴とする請求項第１項記載の
   半導体装置の入力保護回路。
6. （６）前記入力保護抵抗と上部電極を取囲みこの上部電
   極の上部に形成した第２の層間電極金属膜を具えたこと
   を特徴とする請求項第１項記載の半導体装置の入力保護
   回路。