JPH02287439A - 非線形抵抗素子 - Google Patents
非線形抵抗素子Info
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- JPH02287439A JPH02287439A JP1109319A JP10931989A JPH02287439A JP H02287439 A JPH02287439 A JP H02287439A JP 1109319 A JP1109319 A JP 1109319A JP 10931989 A JP10931989 A JP 10931989A JP H02287439 A JPH02287439 A JP H02287439A
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Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thermistors And Varistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は表示デバイスのアクティブマトリクス駆動に使
用する非線形抵抗素子に関する。
用する非線形抵抗素子に関する。
従来の技術
液晶、エレクトロルミネセンス等の表示デイスプレィに
おいて、高精細度な画面を得るためには、走査線数を増
やした高密度なマトリクス構成が必要である。このよう
なマトリクスを有効的に駆動させるため、各表示素子に
スイッチング素子を取り付けたアクティブマトリクス駆
動方式が注目されている。このアクティブマトリクス駆
動に使用されるスイッチング素子として、通常、薄膜ト
ランジスタ（ＴＰＴ）を代表とした３端子型素子と、エ
ムアイエム（ＭＩＭ）を代表とした２端子型素子が一般
的である。２端子型素子は３端子型素子に比べて構造が
簡単で、製造歩留まりが高いため、大画面用として注目
されており、特にＭＩＭは適切なしきい値電圧を持つ非
線形抵抗素子の一例である。
おいて、高精細度な画面を得るためには、走査線数を増
やした高密度なマトリクス構成が必要である。このよう
なマトリクスを有効的に駆動させるため、各表示素子に
スイッチング素子を取り付けたアクティブマトリクス駆
動方式が注目されている。このアクティブマトリクス駆
動に使用されるスイッチング素子として、通常、薄膜ト
ランジスタ（ＴＰＴ）を代表とした３端子型素子と、エ
ムアイエム（ＭＩＭ）を代表とした２端子型素子が一般
的である。２端子型素子は３端子型素子に比べて構造が
簡単で、製造歩留まりが高いため、大画面用として注目
されており、特にＭＩＭは適切なしきい値電圧を持つ非
線形抵抗素子の一例である。
第４図にＭＩＭ素子の断面構成の一例を示す。
ガラス基板４１上にＴａより成る第一電極層４２を形成
し、続いてＴａ２Ｏ＠より成る絶縁体層４５をその上に
形成する。さらにＣｒ等より成る第二電極層４３を形成
し、素子を構成する。第一電極層４２と第二電極層４３
との間に電圧を印加すると、プールフレンケル伝導機構
に基づき、流れる電流が非線形的に増加することを利用
し、スイッチング素子としたものである。
し、続いてＴａ２Ｏ＠より成る絶縁体層４５をその上に
形成する。さらにＣｒ等より成る第二電極層４３を形成
し、素子を構成する。第一電極層４２と第二電極層４３
との間に電圧を印加すると、プールフレンケル伝導機構
に基づき、流れる電流が非線形的に増加することを利用
し、スイッチング素子としたものである。
発明が解決しようとする課題
ＭＩＭ素子は、そのスイッチング機能を電気抵抗が急激
に低下するしきい値電圧■いに委ねている関係上、液晶
デイスプレィ等に適用する場合、Ｖ ｉ ｈは常に一定
の値を維持しなくてはならない。
に低下するしきい値電圧■いに委ねている関係上、液晶
デイスプレィ等に適用する場合、Ｖ ｉ ｈは常に一定
の値を維持しなくてはならない。
ところが、この素子は前述の如く、プールフレンケル伝
導機構を利用している関係上、温度依存性が非常に大き
く、温度によってこのＶ ｔ ｈが変化してしまう。こ
のため、温度を検知し、これに基づいて特性を補正する
複雑な温度補償回路を具備しなければ実用に耐えず、コ
スト高を招く課題を有していた。
導機構を利用している関係上、温度依存性が非常に大き
く、温度によってこのＶ ｔ ｈが変化してしまう。こ
のため、温度を検知し、これに基づいて特性を補正する
複雑な温度補償回路を具備しなければ実用に耐えず、コ
スト高を招く課題を有していた。
本発明は上述のような従来の課題に鑑み成されたもので
あり、温度依存性が小さく温度補償回路を必要としない
スイッチング素子を提供することを目的とする。
あり、温度依存性が小さく温度補償回路を必要としない
スイッチング素子を提供することを目的とする。
課題を解決するための手段
本発明は、第一電極層と第二電極層が互いに接触するこ
となく半導体層に接続し、前記半導体層は絶縁体層を介
在して導電体層と対向し、前記第一電極層と前記第二電
極層のうち一方が前記導電体層と接続させて非線形素子
を構成するものである。
となく半導体層に接続し、前記半導体層は絶縁体層を介
在して導電体層と対向し、前記第一電極層と前記第二電
極層のうち一方が前記導電体層と接続させて非線形素子
を構成するものである。
作 用
本発明の上記構成において、例えば、第一電極層を導電
体層に接続した場合、第一電極層に電圧ｖ１、第二電極
層に電圧ｖ２をＶ ＋ ＞ Ｖ ２なる関係を保って印
加する。このときの電位差Ｖ Ｉ−Ｖ ２があるしきい
値電圧Ｖ ｉ ｈを越えると、電界効果により、絶縁体
層と半導体層の界面に電子が励起され、半導体層の電気
抵抗は大きく低下する。その結果、第一電極層と第二電
極層の間に電荷の移動が成される。電位差Ｖ ＋ −Ｖ
２がさらに大きくなると、絶縁体層と半導体層を介し
て導電体層と第二電極層の間にトンネル電流が流れ、電
荷の移動が加速されて増す。
体層に接続した場合、第一電極層に電圧ｖ１、第二電極
層に電圧ｖ２をＶ ＋ ＞ Ｖ ２なる関係を保って印
加する。このときの電位差Ｖ Ｉ−Ｖ ２があるしきい
値電圧Ｖ ｉ ｈを越えると、電界効果により、絶縁体
層と半導体層の界面に電子が励起され、半導体層の電気
抵抗は大きく低下する。その結果、第一電極層と第二電
極層の間に電荷の移動が成される。電位差Ｖ ＋ −Ｖ
２がさらに大きくなると、絶縁体層と半導体層を介し
て導電体層と第二電極層の間にトンネル電流が流れ、電
荷の移動が加速されて増す。
しきい値電圧Ｖ ｔ ｈは温度依存性の小さい電界効果
に基づいて生成されるため、温度による変化はほとんど
なく、従来例に示した温度補償回路を具備する必要性は
全くない。
に基づいて生成されるため、温度による変化はほとんど
なく、従来例に示した温度補償回路を具備する必要性は
全くない。
実施例
以下、本発明の一実施例における非線形抵抗素子を図面
に基づいて説明する。
に基づいて説明する。
第１図において、ガラス基板目上に、スパッタ法により
Ｃｒ層を２００ｎ−の膜厚で形成し、第一電極層１２と
第二電極層１３に分割する。画電極層１２．１３とその
間隙部の上に５ＩＨａを原料ガスとしたプラズマＣｖＤ
法でノンドープのａ−Ｓｌ ：ｌより成る半導体層！４
を膜厚５０ｎｍで形成する構成する。この半導体層１４
上に５ＩＨ４とＮ２を原料ガスとしたプラズマｃｖＤ法
で膜厚４００ｎｍでＳ！ａＮ４より成る絶縁体層Ｉ５を
形成し、さらにこの上にスパッタ法によりＣｒより成る
導電体層１６を４００ｎｍの膜厚で形成し、その一部を
第一電極層Ｉ２に接続させる。
Ｃｒ層を２００ｎ−の膜厚で形成し、第一電極層１２と
第二電極層１３に分割する。画電極層１２．１３とその
間隙部の上に５ＩＨａを原料ガスとしたプラズマＣｖＤ
法でノンドープのａ−Ｓｌ ：ｌより成る半導体層！４
を膜厚５０ｎｍで形成する構成する。この半導体層１４
上に５ＩＨ４とＮ２を原料ガスとしたプラズマｃｖＤ法
で膜厚４００ｎｍでＳ！ａＮ４より成る絶縁体層Ｉ５を
形成し、さらにこの上にスパッタ法によりＣｒより成る
導電体層１６を４００ｎｍの膜厚で形成し、その一部を
第一電極層Ｉ２に接続させる。
第２図はこのようにして構成した素子の第一電極層１２
に電圧Ｖｌ、第二電極層１３に電圧Ｖ２をＶ Ｉ＞■２
なる関係を保って印加したときの電位差Ｖ＋−ｖ２と電
流■の関係を示したものである。電流Ｉは、電位差Ｖ＋
Ｖａが電界効果に基づくしきい値電圧Ｖｔｈ（本実
施例の場合７Ｖ）以上で急激に流れ始めている。Ｖ＋
Ｖａがさらに大きくなり、トンネル電流の流れ始める
Ｖｔ（本実施例の場合９Ｖ）以上になると電流値はさら
に増し、高い電流駆動能力が示されている。この様に、
本素子では高いデユーティ比の要求される高精細度な駆
動においても十分なスイッチング機能を発揮する特性を
有する。
に電圧Ｖｌ、第二電極層１３に電圧Ｖ２をＶ Ｉ＞■２
なる関係を保って印加したときの電位差Ｖ＋−ｖ２と電
流■の関係を示したものである。電流Ｉは、電位差Ｖ＋
Ｖａが電界効果に基づくしきい値電圧Ｖｔｈ（本実
施例の場合７Ｖ）以上で急激に流れ始めている。Ｖ＋
Ｖａがさらに大きくなり、トンネル電流の流れ始める
Ｖｔ（本実施例の場合９Ｖ）以上になると電流値はさら
に増し、高い電流駆動能力が示されている。この様に、
本素子では高いデユーティ比の要求される高精細度な駆
動においても十分なスイッチング機能を発揮する特性を
有する。
第３図は本非線形抵抗素子を液晶デイスプレィに適用し
た場合の断面構成図である。
た場合の断面構成図である。
導電体層１６に接続した第一電極層１２は走査電圧Ｖ、
が印加されるパスラインを構成する。また、第二電極層
１３は透明導電体より成る下部画素電極層１７に接続さ
せる。対向ガラス基板＋８には透明導電体より成る上部
画素電極層１９が形成されており、両画素電極層１７、
ｔｓの間には液晶材料２０が充填されている。上部画素
電極層１９には信号電圧ｖ２が印加され、直列に接続さ
れた非線形抵抗素子と液晶層に加わる電位差Ｖ Ｉ−Ｖ
２を決定する。
が印加されるパスラインを構成する。また、第二電極層
１３は透明導電体より成る下部画素電極層１７に接続さ
せる。対向ガラス基板＋８には透明導電体より成る上部
画素電極層１９が形成されており、両画素電極層１７、
ｔｓの間には液晶材料２０が充填されている。上部画素
電極層１９には信号電圧ｖ２が印加され、直列に接続さ
れた非線形抵抗素子と液晶層に加わる電位差Ｖ Ｉ−Ｖ
２を決定する。
選択期間、すなわちＶＩ Ｖ２をＶ ｔ ｈよりも大き
くしてＯＮ状態としたとき、非線形抵抗素子の抵抗Ｒ７
１は非常に小さくなる。液晶層２０の抵抗Ｒ３゜は極め
て大きいため、非線形抵抗素子を電荷が流れ、液晶層２
０を充電する。その結果、液晶層２０にはＩ Ｖｌ−Ｖ
２ Ｖｔｈ Ｉ にほぼ等しいだけの電圧が印加さ
れることになり、液晶はその偏光方向を印加電圧値に応
じて変える。つぎに非選択期間、すなわちＶ ＋ −Ｖ
２をＶ ｔ ｈよりも小さくしてＯＦＦ状態にすると
、スイッチング素子の抵抗Ｒ，，１は非常に大きくなる
。この結果、非線形抵抗素子を電荷は移動できず、液晶
層２０に印加されている電圧はほとんど低下することな
く、次の選択期間がくるまで保持される。
くしてＯＮ状態としたとき、非線形抵抗素子の抵抗Ｒ７
１は非常に小さくなる。液晶層２０の抵抗Ｒ３゜は極め
て大きいため、非線形抵抗素子を電荷が流れ、液晶層２
０を充電する。その結果、液晶層２０にはＩ Ｖｌ−Ｖ
２ Ｖｔｈ Ｉ にほぼ等しいだけの電圧が印加さ
れることになり、液晶はその偏光方向を印加電圧値に応
じて変える。つぎに非選択期間、すなわちＶ ＋ −Ｖ
２をＶ ｔ ｈよりも小さくしてＯＦＦ状態にすると
、スイッチング素子の抵抗Ｒ，，１は非常に大きくなる
。この結果、非線形抵抗素子を電荷は移動できず、液晶
層２０に印加されている電圧はほとんど低下することな
く、次の選択期間がくるまで保持される。
本素子は前述の如く、電界効果に基づいて生成されるし
きい値電圧Ｖ ｉ ｈにスイッチング機能を持たせてい
る関係上、導電体層１６に接続させた第一電極層１２は
第二電極層ｉ３に対して常に正の電圧を選択期間に印加
する必要がある。このような同極性駆動を行うに際して
、選択期間直前の瞬時に第一電極層＋２に第二電極層１
３に対して負の電圧を印加する駆動信号を適用すること
により、これまで保持されていた電荷が開放、され、次
の選択期間において、液晶層２０への制御性の高い電圧
制御が可能となる。
きい値電圧Ｖ ｉ ｈにスイッチング機能を持たせてい
る関係上、導電体層１６に接続させた第一電極層１２は
第二電極層ｉ３に対して常に正の電圧を選択期間に印加
する必要がある。このような同極性駆動を行うに際して
、選択期間直前の瞬時に第一電極層＋２に第二電極層１
３に対して負の電圧を印加する駆動信号を適用すること
により、これまで保持されていた電荷が開放、され、次
の選択期間において、液晶層２０への制御性の高い電圧
制御が可能となる。
本実施例では半導体層１４に接続させる第一 第二電極
ＥＪ １２．１．３をＣｒで構成しているが、これは半
導体層１４を構成するＳｉとの接続において障壁の発生
の無いオーミック接触を維持し易いためである。このよ
うに半導体層１４と電極層１２．１３との接続において
はオーミック接触性を確保することが正確な電圧制御を
実施する上で重要である。電極層＋２．１３にＳｔに対
して障壁を発生させるＡＩ等を使用する場合は、半導体
層１４と電極層１２．１３の間に、半導体層１４とオー
ミック接触するｎ’ａ−Ｓ１層のよ′うなバッファ層を
介在させることが好ましい。
ＥＪ １２．１．３をＣｒで構成しているが、これは半
導体層１４を構成するＳｉとの接続において障壁の発生
の無いオーミック接触を維持し易いためである。このよ
うに半導体層１４と電極層１２．１３との接続において
はオーミック接触性を確保することが正確な電圧制御を
実施する上で重要である。電極層＋２．１３にＳｔに対
して障壁を発生させるＡＩ等を使用する場合は、半導体
層１４と電極層１２．１３の間に、半導体層１４とオー
ミック接触するｎ’ａ−Ｓ１層のよ′うなバッファ層を
介在させることが好ましい。
また、電極層＋２．１３′Ｍ、びに導電体層ＩＧの一部
あるいはすべてを電気抵抗の低いＮ型ＳｉやＰ型Ｓｉ等
のような半導体で構成しても差し支えない。
あるいはすべてを電気抵抗の低いＮ型ＳｉやＰ型Ｓｉ等
のような半導体で構成しても差し支えない。
なお、上記実施例では半導体層１４をａ−５１として説
明しているが、本発明はこれに限定されるものではなく
、ｐｏｌｙ−５ｌ、 ａ−ＳＩＣ，ｐｏｌｙ−５ＩＣ
，Ｔｅ１ＣｄＳｅ等の半導体を用いてもよい。
明しているが、本発明はこれに限定されるものではなく
、ｐｏｌｙ−５ｌ、 ａ−ＳＩＣ，ｐｏｌｙ−５ＩＣ
，Ｔｅ１ＣｄＳｅ等の半導体を用いてもよい。
また、上記実施例では半導体層１４の上部に導電体層１
６を構成しているが、これに限定するものでなく、導電
体層１Ｂの上部に半導体層１４を構成しても全く問題は
ない。
６を構成しているが、これに限定するものでなく、導電
体層１Ｂの上部に半導体層１４を構成しても全く問題は
ない。
また、上記実施例では第一電極層１２でパスラインを構
成しているが、製造の都合上、導電体層１Ｂでパスライ
ンを構成し、これに第一電極層１２を接続させても電気
的に等価であり差し支えない。
成しているが、製造の都合上、導電体層１Ｂでパスライ
ンを構成し、これに第一電極層１２を接続させても電気
的に等価であり差し支えない。
半導体層１４、電極層１２．１３、導電体層！６Ｍ、び
に絶縁体層１５の膜厚は上記実施例に示したものに限ら
ず、また形成方法もスパッタ法、プラズマＣＶＤ法に限
るものではない。
に絶縁体層１５の膜厚は上記実施例に示したものに限ら
ず、また形成方法もスパッタ法、プラズマＣＶＤ法に限
るものではない。
発明の効果
本発明によれば、第一電極層と第二電極層が互いに接触
することなく半導体層に接続し、半導体層は絶縁体層を
介在して導電体層と対向し、第一電極層と第二電極層の
うち一方が導電体層と接続させてスイッチング素子を構
成することにより、温度依存性が小さく温度補償回路を
必要としないスイッチング素子を提供することができ、
コスト低減を実現し、その工業的価値は極めて高い。
することなく半導体層に接続し、半導体層は絶縁体層を
介在して導電体層と対向し、第一電極層と第二電極層の
うち一方が導電体層と接続させてスイッチング素子を構
成することにより、温度依存性が小さく温度補償回路を
必要としないスイッチング素子を提供することができ、
コスト低減を実現し、その工業的価値は極めて高い。
第１図は本発明の一実施例における非線形抵抗素子の構
成を示す断面図、第２図は同非線形抵抗素子の特性図、
第３図は同非線形抵抗素子を適用した液晶デイスプレィ
の断面構成図、第４図は従来のＭＩＭ素子の構成を示す
断面図である。 ■１１．ガラス基板、１２．、、第一電極層、１３．、
、第二電極層、１４．、、半導体層、Ｉｓ、、、絶縁体
層、 １６゜１．導電体層。 代理人の氏名 弁理士 粟野重孝 はか１名第 図 ｈ−Ｖ２ （Ｖ） 第 図 第 図 ７ｉ？
成を示す断面図、第２図は同非線形抵抗素子の特性図、
第３図は同非線形抵抗素子を適用した液晶デイスプレィ
の断面構成図、第４図は従来のＭＩＭ素子の構成を示す
断面図である。 ■１１．ガラス基板、１２．、、第一電極層、１３．、
、第二電極層、１４．、、半導体層、Ｉｓ、、、絶縁体
層、 １６゜１．導電体層。 代理人の氏名 弁理士 粟野重孝 はか１名第 図 ｈ−Ｖ２ （Ｖ） 第 図 第 図 ７ｉ？
Claims (2)
- （１）第一電極層と第二電極層を互いに接触することな
く半導体層に接続し、前記半導体層は絶縁体層を介在し
て導電体層と対向させ、前記第一電極層と前記第二電極
層のうち一方を前記導電体層と接続したことを特徴とす
る非線形抵抗素子。 - （２）半導体層と第一電極層との界面、および半導体層
と第二電極層との界面において、オーミック接触性が確
保されていることを特徴とする請求項１記載の非線形抵
抗素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1109319A JPH02287439A (ja) | 1989-04-28 | 1989-04-28 | 非線形抵抗素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1109319A JPH02287439A (ja) | 1989-04-28 | 1989-04-28 | 非線形抵抗素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02287439A true JPH02287439A (ja) | 1990-11-27 |
Family
ID=14507207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1109319A Pending JPH02287439A (ja) | 1989-04-28 | 1989-04-28 | 非線形抵抗素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02287439A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008530815A (ja) * | 2005-02-21 | 2008-08-07 | エレクトロニクス アンド テレコミュニケーションズ リサーチ インスチチュート | 急激な金属−絶縁体転移素子を用いた電気電子システム保護回路及びその回路を含む電気電子システム |
-
1989
- 1989-04-28 JP JP1109319A patent/JPH02287439A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008530815A (ja) * | 2005-02-21 | 2008-08-07 | エレクトロニクス アンド テレコミュニケーションズ リサーチ インスチチュート | 急激な金属−絶縁体転移素子を用いた電気電子システム保護回路及びその回路を含む電気電子システム |
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