JPH02280433A - 制御データ判定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的１ （産業上の利用分野） 本発明は制御データ判定回路に関し、特に、衛星放送等
のＰＣＭ音声デコーダに好適の制御データ判定回路に関
する。

（従来の技術） 従来、衛星放送、ＣＤ（コンパクトディスク）及びＤＡ
Ｔ　（ディジタルオーディオチーブ）等においては、高
品位の音声信号を得るために、ディジタル信号処理を採
用している。この音声ディジタル信号処理においては、
所定周期（例えば、１ｍ５）でサンプリングして得たデ
ィジタル音声データに、誤り訂正符号、同期信号及び制
御コード等を付加し、所定のフォーマットに基づいて時
聞軸多重して１フレームを構成するようにしている。

衛星放送においては、このフレームデータをＱＰＳＫｆ
Ｓｌｌ（４相位相変調）してシリアルに送信し、また、
ＣＤ及びＤＡＴ等では所定の変調方式で変調して記録媒
体に順次記録する。受信又は再生側においては、シリア
ルに入力されるフレームのデータから同期信号を検出し
てフレーム同期をかけ、所定のフォーマットに暴づいて
誤り訂正を行い。

音声データに相当する部分を抽・出して復調し音声信号
を得るようになっている。なお、衛星放送では、データ
の圧縮方法の相違からＡモード又はＢモードによる変調
が採用されており、受信側では、制御コードにより示さ
れるいずれかのモードで復調を行うようになっている。

なお、衛星放送の制御コードは、１６ビツトで構成され
ており、音声信号がステレオ信号であるかモノラル信号
であるかを示でデータ等も含まれている。受信側では、
１６フレ一ム分の制御コードを入力して所定の閾値と比
較することにより多数決判定を行って、復調回路等を制
御するための制御データを得ている。

第４図は、衛星放送のＰＣＭＥｔ声デコーダ等に採用さ
れる従来の制御データ判定回路を示すブロック図であり
、第５図はその動作を説明するための説明図である。第
５図（ａ）は、同期回復後に順次入力されるフレームの
番号を示し、第５図（ｂ）は出力端子１１からの制御デ
ータの状態を示している。

ＡＮＤ回路１には入力端子２．３を夫々介してフレーム
パルス及び制御コードが人力される。ΔＮＤ回路１は、
各フレーム毎に制御コードの“０″又は１′°を検出し
ており、ｉｉ　１　ｎの制御コードが入力されると、１
″の信号をカウンタ４に出力する。カウンタ４は、ＡＮ
Ｄ回路１から出力される論理“１″をカウントする。カ
ウンタ４のクリア端Ｃ［には、ＯＲ回路５の出力が与え
られており、ＯＲ回路５には入力端子６．７を夫々介し
て同期回復パルス及び１６フレームパルスが入力される
。これにより、カウンタ４は同期回復後の１６フレ一ム
間の論理１１１　ＩＩの制御コード数をカウントする。

カウンタ４のカウント出力は比較回路８に入力される。

比較回路８には入力端子９から所定の閾値（例えば８）
が与えられており、比較回路８はカウント出力と所定の
閾値（＝８）とを比較して、多数決判定により制御コー
ドが′Ｏ゛であるか′１″′であるかを判定する。即ら
、比較回路８は、カウント出力が８以上であれば、制御
コードが１″であると判断して論理Ｉｔ　Ｉ　ＩＩを出
力し、７以下であれば、論理゛０°°を出力する。比較
回路８の出力はフリップフロップ（以下、ＦＦという）
１０のデータ端りに与えられ、ＦＦ１０は１６フレーム
のデータが入力されたことを示す１６フレームパルスが
入力されると、データ端りのデータを出力端子１１に出
力する（第５図（ｂ）参照）。このように、チャンネル
の切換え及び伝送路の雑音等による同期外れの状態から
同期が回復した時点から１６フレ一ム間の制御コードを
入力して所定の閾値（８）と比較することにより、制御
データの論理“０″、“１″を決定する。

ところが、この方法では、データの伝送状態が良好でエ
ラーが発生ずることがない状態であっても、第５図（ａ
）、（ｂ）に示すように、制御データを決定するために
同期回復後の１６フレ一ム期間を必要とするという問題
があった。

（発明が解決しようとする課題） このように、上述した従来の制御データ判定回路におい
ては、制御データを得るためには、データの伝送状態に
拘らず、同期回復後の１６フレームを必要とするという
問題点があった。

本発明はかかる問題点に鑑みてなされたものであって、
多数決による判定精度を劣化させることなく、短期間で
制御データを決定することができる制御データ判定回路
を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明に係る制御データ判定口“路は、同１’ｌ］信号
及び制御コードを含みフレーム単位で構成されるディジ
タル信号を入力し各フレームを示すフレームパルスを出
力する同期検出手段と、前記ディジタル信号及び前記フ
レームパルスを入力し前記制御コードの論理値が同一論
理であるフレーム数をカウントするカウンタと、所定の
閾値以上のフレームパルスがカウンタに入力されると以
後のフレームパルスの入力毎に前記カウンタのカウント
出力と前記閾値とを比較して比較結果を基に制御データ
を出力する判定回路とを具備したものである。

（作用） 本発明においては、カウンタは制御コードの論理値が同
一論理であるフレーム数をカウントする。判定回路は、
所定の閾値と同数のフレームについてカウンタがカウン
トすると、この時点から各フレームの入力毎にカウント
出力と所定の閾値とを比較する。例えば、伝送路にエラ
ーが発生していない場合においては、この時点でカウン
ト出力が閾値に到達していることが多く、この時点で判
定回路は比較結果を基に制御データを出力することがで
きる。カウント出力が閾値に到達していない場合には、
以降のフレームが入力される毎に判定回路はカウント出
力と所定の閾値とを比較する。これにより、従来に比し
て短期間に制御データを出力することができる。

（実施例） 以下、図面に基づいて本発明の実施例を詳細に説明する
。第１図は本発明に係る制御データ判定回路の一実施例
を示すブロック図である。

制御回路１２は、入力端子２．３．６を夫々介してフレ
ームパルス、制御コード及び同期回復パルスを入力する
。フレームパルスは各フレーム毎に入力されるパルスで
ある。制御コードは、例えば、１６ビツトで構成され、
各ピットの０″又は“１″によりステレオであるかモノ
ラルであるか、また、変調がＡモードであるかＢモード
であるか等が示される。この制御コードを多数決判定す
ることにより、即ち、１６のフレームに含まれる制御コ
ードのうち、例えば、８フレ一ム以上のフレームに同一
論理のデータが存在することにより、１１０　ＩＩ又は
１″の制御データが決定される。同期回復パルスは同期
外れの状態から同期が回復したときに入力されるパルス
である。制御回路１２は、先ず同期回Ｉｔ後の８フレ一
ム分の制御コードについて、論理値が１″′であるフレ
ーム数と論理値が０゛°であるフレーム数とを検出する
ようになっている。８フレ一ム分のデータが入力された
時点で、１′′のフレーム数が８であれば、比較回路１
４に８を示すデータを出力するとともに、「Ｆ１５にク
ロックを出力し、１４０　ＩＩのフレーム数が８であれ
ば、後述する閾値よりも小さい例えばＯのデータを比較
回路１４に出力するとともに、ＦＦ１５にクロックを出
力するようになっている。また、この時点でＩＩ　ｌ　
１１　、　１１　Ｑ　Ｈのデータ数がいずれも８に達し
ていない場合には、制御回路１２は、第９フレーム以降
のフレーム毎に各データ数を検出し、１°′、“０′°
のデータ数のいずれかが８に達した時点で８を示づデー
タか又はＯを示すデータを比較回路１４に出力するとと
もに、クロックをＦＦ１５に出力するようになっている
。

ＯＲ回路１３は同期回復パルスを入力するとともに入力
端子７を介して１６フレームパルスを入力し、制御回路
１２のクリア端ＣＬにクリア信号を出力する。

１６フレームパルスは第１６フレームのデータの入力が
終了したたことを示すパルスであり、制御回路１２はこ
れらの信号によってクリアされることにより、同期回復
後の１６フレ一ム間の制御コードについて処理を行うよ
うになっている。

比較回路１４は入力端子９を介して所定の閾値（本実施
例では８）が与えられ、制御回路１２の出力と閾値とを
比較して制御回路１２から閾値以上の出力が与えられる
と、論理値が“１′°の制御データをＦＦ１５のデータ
端りに出力し、閾値より小さいデータが与えられると論
理１１０　ＩＩのデータをＦ゛Ｆ１５のデータ端０に出
力するようになっている。

ＦＦ１５は、制御回路１２からのクロックのタイミング
で比較回路１４からのデータ（多数決判定により得られ
た制御データ）を出力端子１１に出力するようになって
いる。

次に、このように構成された制御データ判定回路の動作
について第２図を参照して説明する。第２図（ａ）は、
同期回１後に順次入力されるフレームの番号を示し、第
２図（ｂ）、（Ｃ）は出力端子２１からの制御データの
状態を示している。

いま、チャンネル切換等による同期外れの状態から同期
が回復すると、入力端子６に同期回復パルスが入力され
る。制御回路１２は、この同期回復パルスの入力から制
御コードの所定データが論理１１１　ＩＩであるフレー
ム数と論理゛０″であるフレーム数とを夫々カウントす
る。制御回路１２は、入力端子２からのフレームパルス
により、第８フレ−ムのデータが入力されたことを判断
し、この時点での論理゛１°°のフレーム数と論理１１
０　ＩＴのフレーム数とを調べる。第８フレームのデー
タが入力された時点で、論理゛１″であるフレーム数が
８であれば、比較回路１４に８を示すデータを出力し、
１１０　ＩＩであるフレーム数が８であれば、例えば０
を示すデータを比較回路１４に出力する。比較回路１４
は制御回路１２の出力が閾値（８）以上であれば論理゛
１゛′をＦＦ１５のデータ端りに与え、閾値よりも小さ
ければ論理１１０　ＩＴをＦＦ１５のデータ端りに与え
る。このとき、ＦＦ１５は制御回路１２からりＯツクが
供給されており、データ端０のデータを出力端子１１に
制御データとして出力する。チャンネル切換等による同
期外れの場合には、伝送路に発生したノイズによる同期
外れの場合と異なり、第８フレームまででエラーが発生
することは比較的少ない。したがって、第２図（ｂ）に
示づように、同期回復後の第８フレームまでで制御デー
タを出力することができる可能性が高い。

第８フレームまでに、論理１４　ｉ　ＩＩ　、　　ＩＩ
　Ｑ　＋１のフレーム数がいずれも８に達しない揚台に
は、制御回路１２は、第９フレーム以降の各フレーム毎
にフレーム数が８に到達するか否かを判断する。制御ｌ
１回路１２は、論理゛１″′のフレーム数が８に到達１
゛ると、到達した時点で８を示すデータを比較回路１４
に出力づるとともにＦＦ１５にクロックを出力する。こ
れにより、この時点でＦＦ１５からは論理“１′°の制
御データが出力される。一方、論理“０°°のフレーム
数が８に到達すると、到達した時点′ｒ″０を示すデー
タを比較回路１４に出力Ｊるとともに、ＦＦ１５にクロ
ックを出力する。これにより、この時点でＦＦｌ５から
は論理“°０パの制御データが出力される。

このように、本実施例においては、伝送路の状態が良好
であり、エラーの発生がない場合には、第８フレームで
制御データを出力することができ、エラーの発生が多少
あった場合でも、第２図（Ｃ）に示すように、少なくと
も第１５フレームでは制御データを出力することができ
る。

なお、伝送路の状態が良好であり、同期外れがチャンネ
ル切換時にのみ発生するような場合には、閾値をｎ　（
ｎ＜８）に設定してもよい。この場合には、論理ｉｎ　
１１１　、　　ｕ　□　ｎのフレーム数のいずれかがｎ
に到達した時点で制御データを決定するように制御回路
１２を動作させる。

第３図は本発明の伯の実施例を示】ブロック図である。

入力端子１６にはＱＰＳＫ復調信号が入力される。

このＱＰＳＫ復調信号は図示しない音声信号処理回路に
与えられると共に、同期検出回路１７及び制御＝１−ド
抽出回路１８に与えられるようになっている。同期検出
回路１７はフレーム同期用の同期信号を検出してフレー
ムパルスを制御コード抽出回路１８、カウンタ１９．２
０及び判定回路２１に出力する。

制御コード抽出回路１８はＱＰＳＫ復調信号に含まれる
Ｍｔ［ｌコードを抽出してカウンタ１９に出力する。

カウンタ１９は制御コードの所定の制御データが１°゛
である場合にフレームパルスをカウントアツプしカウン
ト出力を判定回路２１に出）〕する。

方、カウンタ２０はフレームパルスを入力して同期回復
後の第８フレーム以降の各フレーム毎に動作信号を判定
回路２１に与える。判定回路２１はカウンタ２０の動作
信号により動作状態となり、カウンタ１９のカウント出
力が８以上になった時点で論Ｅ！ｌ！１１１１１の制御
データを出力端子２２に出力する。

このように構成された実施例においては、カウンタ１９
は制御コードの論理゛１″′のフレーム数をカウントす
る。判定回路２１は第８フレーム以降の各フレームパル
スのタイミングで動作し、カウンタ１９のカウント出力
が８以上になると、この）１）魚で論理゛１′′の制御
データを出力する。したがって、伝送路等によるエラー
が発生しない場合には、同期回復後の第８フレームにお
いて制御データが決定される。また、多少エラーが発生
した場合であっても、従来例よりも短期間に制御データ
を決定して出力することができる。なお、カウンタ１９
が論理１１０　ＩＩのフレーム数をカウントし、判定回
路２１がカウント出力が８以上になった時点で論理＋１
０　ＩＩの制御データを出力するようにしてもよい。

また、別のカウンタを設けて、論理ＩＩ　ｌ　１１　、
　　ＩＩ　Ｑ　１１のフレーム数を同時にカウントし、
判定回路２１においていずれか８に到達したカウント出
力に基づいて制御データを決定してもよいことは明らか
である。

なお、本発明は上記実施例に限定されるものではなく、
例えば、多数決判定に必要とするフレーム数及び閾値等
は１６．８でなくてもよい。

［発明の効果］ 以上説明したように本発明によれば、カウンタが所定の
閾値以上のフレームについてカウントを行うと、判定回
路がカウント出力と所定の閾値とを各フレーム毎に比較
して制御データを決定しているので、同期回復後の短期
間で制御データを決定することかできる。

【図面の簡単な説明】

第１図は本発明に係る制御データ判定回路の一実施例を
示すブロック図、第２図は実施例の動作を説明するため
の説明図、第３図は本発明の他の実施例を示すブロック
図、第４図は従来の制御データ判定回路を示すブロック
図、第５図は従来例の動作を説明するための説明図であ
る。 ２．３．６．７．９・・・入力端子、１１・・・出力端
子、１２・・・制御回路、１３・・・ＯＲ回路、１４・
・・比較回路、１５・・・フリップ７０ツブ。 第１図 第５図 第２図

Claims (1)

1. 【特許請求の範囲】 同期信号及び制御コードを含みフレーム単位で構成され
   るディジタル信号を入力し各フレームを示すフレームパ
   ルスを出力する同期検出手段と、前記ディジタル信号及
   び前記フレームパルスを入力し前記制御コードの論理値
   が同一論理であるフレーム数をカウントするカウンタと
   、 所定の閾値以上のフレームパルスがカウンタに入力され
   ると以後のフレームパルスの入力毎に前記カウンタのカ
   ウント出力と前記閾値とを比較して比較結果を基に制御
   データを出力する判定回路とを具備したことを特徴とす
   る制御データ判定回路。