JPH02275672A - Thin film transistor - Google Patents
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- Thin Film Transistor (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は密着型イメージセンサ、アクティブマトリラス
液晶表示装置などに用いられる薄膜トランジスターに関
するものである。特に、本発明は、製造が容易でかつ高
性能を発揮する薄膜トランジスターに関するものである
。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to thin film transistors used in contact type image sensors, active matrix liquid crystal display devices, and the like. In particular, the present invention relates to a thin film transistor that is easy to manufacture and exhibits high performance.
（従来の技術）
近年、多結晶または非晶質半導体により形成された薄膜
トランジスタ（Ｔ Ｐ Ｔ）が注目されている。このＴ
ＰＴは、単結晶半導体を用いた場合よりは特性は劣るも
のの、低コストであり、また大面積の基板上に素子を形
成できることから、例えは、密着型イメージセンサ、ア
クティブマトリックス液晶表示装置用のスイッチ素子と
しての応用が考えられている。(Prior Art) In recent years, thin film transistors (TPT) formed of polycrystalline or amorphous semiconductors have been attracting attention. This T
Although the characteristics of PT are inferior to those using single-crystal semiconductors, they are low cost and can be formed on large-area substrates, making them suitable for use in, for example, contact image sensors and active matrix liquid crystal display devices. Application as a switching element is being considered.
例えば、第４ａＳｂ図は、それぞれ従来の薄膜トランジ
スターの構成の一例を示すものである。For example, FIGS. 4a and 4b each show an example of the structure of a conventional thin film transistor.
第４ａ図は、スタガード型（エフ、シー、ローら、プロ
シーディング オブ ザ アイイーイーイー６１ １２
９ （１９７Ｂ−１） ＣＩ’、 Ｃ，Ｌｗｏ、、 ｅ
ｔ、 ａｌ、＋ Ｐｒｏｃ、 ＩＥＥＥ ６１１２９
（１９７３−１）コ）として知られるものであり、絶
縁性基板１上に、一対のソース・ドレイン電極２、この
ソース・ドレイン電極２とオーミックに接続された半導
体層３、この半導体層３とゲート電極５との絶縁性を保
つ絶・縁層４、およびゲート電極５を順に積層してなる
ものである。また第４ｂ図は、逆スタガード型として知
られるものであり、絶縁性基板１七に、ゲート電極５、
このゲート電極５と半導体層３との絶縁性を保つ絶縁層
４、半導体層３、およびこの半導体層３とオーミックに
接続された一対のソース・ドレイン電極１を順に積層し
てなるものである。なお、この逆スタガード型のＴＰＴ
は、従来、まず第５ａ図に示すように、まず絶縁性基板
１上に所定パターンのゲート電極５を形成し、次いで第
５ｂ図に示すように、その上をゲート絶縁膜４、半導体
層３で覆った後、全面をソース・ドレイン電極２形成材
質によりさらに覆い、第５Ｃ図に示すようにソース・ド
レイン電極２を形成しようとする所望の部位のみをフォ
トレジストアでマスキングし、マスキングされなかった
部位のソース・ドレイン電極２形成材質をエツチングし
て、第５ｄ図に示すように所望形状のものとして形成さ
れるものである。Figure 4a shows the staggered type (F, C, Ro et al., Proceedings of the IEEE 61 12
9 (197B-1) CI', C, Lwo,, e
t, al, + Proc, IEEE 61129
(1973-1)), which consists of a pair of source/drain electrodes 2, a semiconductor layer 3 ohmically connected to the source/drain electrodes 2, and a semiconductor layer 3 on an insulating substrate 1. An insulating layer 4 that maintains insulation from the gate electrode 5 and a gate electrode 5 are laminated in this order. FIG. 4b shows what is known as an inverted staggered type, in which a gate electrode 5, an insulating substrate 17,
An insulating layer 4 that maintains insulation between the gate electrode 5 and the semiconductor layer 3, a semiconductor layer 3, and a pair of source/drain electrodes 1 ohmically connected to the semiconductor layer 3 are laminated in this order. In addition, this reverse staggered TPT
Conventionally, as shown in FIG. 5a, a gate electrode 5 of a predetermined pattern is first formed on an insulating substrate 1, and then, as shown in FIG. 5b, a gate insulating film 4 and a semiconductor layer 3 are formed on the gate electrode 5. After that, the entire surface is further covered with a material for forming the source/drain electrodes 2, and as shown in FIG. The material for forming the source/drain electrodes 2 is etched to form a desired shape as shown in FIG. 5d.
このように従来より、薄膜トランジスターとして種々の
措造のものが知られているが、これらはいずれも、第４
Ｃ図に示すようにソース・ドレイン′屯極２が、直線的
に平行に配列されているものである（例えば、松村正清
、小田俊理、テレビジョン学会誌、１９８８年、第１３
１頁）。As described above, various types of thin film transistors have been known in the past, but all of them are
As shown in Figure C, the source and drain poles 2 are arranged in parallel in a straight line (for example, Masakiyo Matsumura, Toshiri Oda, Journal of the Television Society, 1988, No. 13).
1 page).
しかしながら、このようにＴＰＴにおいて、ソース・ド
レイン電極２が直線的に平行に配列されていると、■オ
ン時のドレイン電流が低い、■浮遊容量が大きい、■応
答速度が遅い、■製造歩留まりが悪い、■形状が大きい
等の欠点が生じるものであった。However, in TPT, when the source and drain electrodes 2 are arranged linearly and parallel to each other, there are the following problems: 1) the drain current when on is low, 2) the stray capacitance is large, 2) the response speed is slow, and 3 the manufacturing yield is low. There were drawbacks such as poor performance and large shape.
すなわち、まず■として述べた点は、以下の理由からく
るものである。ゲート絶縁膜４および半導体層３が同一
であるＴＰＴにおいて、オン時により大きなドレイン電
流を得るには、前記のごときソース・ドレイン電極２の
配列を取る限り、ＴＰＴの形状を太き（するしかないが
、ＴＰＴの形状を大きくすると、ＴＰＴを液晶デイスプ
レィ等に応用した場合、開口率が減少してしまう。ここ
で、ＴＰＴのドレイン電流ＩＤは、電流の飽和領域で
Ｉ ｏ ＝ （Ｗ／ Ｌ ） ・μ・Ｃ１・Ｖ６
・ＶＤ（但し、式中、ＷはＴＰＴのチャンネル幅、Ｌ
はＴＰＴのチャンネル長、μは電界効果移動度、Ｃ１は
単位面積当りのゲート絶縁膜による容量、Ｖｏはゲート
電圧、ＶＤはドレイン電圧である。）と表わされるが、
従来製造されている非晶質シリコンＴＰＴの代表的な値
、例えばμ＝０． ５ｃＪ／ｖ”ｓｃｃを用いて、ＴＰ
Ｔの大きさを見積ってみると、非晶質シリコンナイトラ
イドゲート絶縁膜の厚さを３００ＯＡとすると、Ｖｃ
＝Ｖｏ ＝３０Ｖで、ＩＤ＝１ｍＡを得るためには、（
Ｗ／ Ｌ ’）〉１２６となる。これは、Ｌ＝５μｍ（
この値は、現在開発されているＴＰＴのチャンネル長で
は一番短い）としても、Ｗ＝６３０μｍとなり、通常用
いられる液晶デイスプレィの一画素よりも大きくなって
しまう。また、第５ ａ −ｄ図に示したような通常の
ＴＰＴの製造プロセスを用いると、ソース・ドレイン電
極２パターンとゲート電極５パターンのフォトマスク合
わせの精度の関係からゲート電極５の幅をチャンネル長
しよりも大きくする必要があった。そのためソースφド
レイン電極２とゲート電極５との重なり部分ｇにおいて
、浮遊容量が存在するが、ＴＰＴの形状を大きくすると
、この浮遊容量も増加する。この浮遊容量はＴＰＴの性
能に非常に大きな影響を及ぼす。浮遊容量は、ｇ＝１μ
ｍ（この値はＴＰＴの現在のマスク合せの精度としては
非常に難しい値である。）としても、前記のチャンネル
長およびチャンネル幅では０．２ｐＦと大きな値となる
。このため、実際には（Ｗ／Ｌ）＝１０程度で、Ｖ６＝
ＶＤ−３０Ｖでの工。は数十μＡ程度である。That is, the point mentioned as (■) comes from the following reasons. In a TPT in which the gate insulating film 4 and the semiconductor layer 3 are the same, in order to obtain a larger drain current when on, as long as the source/drain electrodes 2 are arranged as described above, the shape of the TPT must be made thicker. However, if the shape of the TPT is increased, the aperture ratio will decrease when the TPT is applied to a liquid crystal display, etc.Here, the drain current ID of the TPT is I o = (W/L) in the current saturation region.・μ・C1・V6
・VD (where, W is the TPT channel width, L
is the channel length of TPT, μ is the field effect mobility, C1 is the capacitance due to the gate insulating film per unit area, Vo is the gate voltage, and VD is the drain voltage. ), but
A typical value of conventionally manufactured amorphous silicon TPT, for example, μ=0. Using 5cJ/v”scc, TP
Estimating the size of T, if the thickness of the amorphous silicon nitride gate insulating film is 300OA, Vc
=Vo =30V, to obtain ID=1mA, (
W/L')〉126. This means that L=5 μm (
Even if this value is the shortest among currently developed TPT channel lengths, W=630 μm, which is larger than one pixel of a commonly used liquid crystal display. Furthermore, when using the normal TPT manufacturing process shown in FIGS. 5a to 5d, the width of the gate electrode 5 is adjusted to the channel width due to the accuracy of photomask alignment between the two patterns of source/drain electrodes and the pattern of the gate electrode 5. It needed to be bigger than long. Therefore, a stray capacitance exists in the overlapping portion g of the source φ drain electrode 2 and the gate electrode 5, but as the shape of the TPT is enlarged, this stray capacitance also increases. This stray capacitance has a very large effect on the performance of the TPT. Stray capacitance is g=1μ
Even if m (this value is a very difficult value for the current mask alignment accuracy of TPT), it becomes a large value of 0.2 pF with the above channel length and channel width. Therefore, in reality, (W/L) = about 10, and V6 =
Work with VD-30V. is approximately several tens of μA.
また、■に述べた点に関し、浮遊容量を減少させるため
、できる限りチャンネル長しと同じ幅のケート電極５を
用いる必要があるが、そうするとソース・ドレイン電極
２パターンとゲート電極５パターンとのフォトマスク合
せは、非常に困難であり、どうしても限界がある。そこ
で実際にはゲート電極５の幅をチャンネル長しより数μ
ｍ程度大きくしている。そのため、ソース・ドレイン電
極２とゲート電極１との重なり部分ρが存在し、これが
浮遊容量の原因となっているものである。Regarding the point mentioned in (2), in order to reduce stray capacitance, it is necessary to use the gate electrode 5 with the same width as the channel length as much as possible, but in this case, the photo Mask matching is extremely difficult and has its limitations. Therefore, in reality, the width of the gate electrode 5 is several microns larger than the channel length.
It is made larger by about m. Therefore, there is an overlapping portion ρ between the source/drain electrode 2 and the gate electrode 1, which causes stray capacitance.
■に述べた点は、ゲート電極５パターンとソース・ドレ
イン電極２パターンのマスク合わせの精度により、チャ
ンネル長の限界は５μｍ程度で、それ以上短くできず、
キャリアーの走行に時間がかかるために生じる問題であ
る。Regarding the point mentioned in (2), the limit of the channel length is about 5 μm due to the precision of mask alignment between the five gate electrode patterns and the two source/drain electrode patterns, and it cannot be made any shorter.
This problem arises because it takes time for the carrier to travel.
また、■に述べた点は、上記のごとく浮遊容量を減少さ
せるため、できるかぎりチャンネル長と同じ幅のゲート
電極を用いようとするが、そうするとソース・ドレイン
電極２パターンとゲート電極５とのフォトマスク合せは
、非常に困難であり、ソース・ドレイン電極２パターン
とゲート電極５パターンとの間にズレが生じ、実行的な
チャンネル長が減少したり、ソース・ドレイン電極２と
ゲート電極５との重なりが生じたりし、ＴＰＴの特性か
一定しないために発生する問題である。In addition, regarding the point mentioned in (2), in order to reduce stray capacitance as mentioned above, a gate electrode with the same width as the channel length is used as much as possible, but if this is done, the photo Mask alignment is very difficult, and misalignment occurs between the source/drain electrode 2 pattern and the gate electrode 5 pattern, resulting in a decrease in the effective channel length or the difference between the source/drain electrode 2 and gate electrode 5 patterns. This is a problem that occurs because the characteristics of the TPT are not constant, such as overlapping.
さらに、■に述べた点は、大きなオン時のドレイン電流
を得たいため、どうしても（Ｗ／ Ｌ ）比を大きくせ
ざるおえないために生じる問題である。Furthermore, the point mentioned in (2) is a problem that arises because the (W/L) ratio has to be increased in order to obtain a large on-state drain current.
なお、ＴＰＴの製造方法として、まず第６ａ図に示すよ
うに、絶縁性基板１−にに所定パターンのゲート電極５
を形成し、次いでその上をゲート絶縁膜４、半導体層３
で覆った後、全面をフオトレジスｌ−７で覆い、基板１
裏面側から光を照射し、ゲート電極５自体をマスクとし
て、フォトレジスト７の露光を行ない、第６ｂ図に示す
ように、現像してレジスト７をゲート電極５と同一パタ
ーンにバターニングし、次に第６Ｃ図に示すように、こ
の上からソース・ドレイン電極２形成祠質を全面に被着
させ、第６ｄ図に示すようにレジスト７を除去すること
により、ゲート電極５により自己整合された所定のパタ
ーンのソース・ドレイン電極２を得るといったセルファ
ライン技術を用いることも提唱されており（例えば特開
昭５８−１７００６４号、特開昭５８−１７００６５号
等）、この方法を用いてＴＰＴを作製すれば、前記した
■および■の問題は、解消されるものの、このような方
法は、フォトレジストの露光に非常に時間を必要とし、
製造プロセスが複雑となるものであった。As a method for manufacturing TPT, first, as shown in FIG. 6a, a predetermined pattern of gate electrodes 5 is formed on an insulating substrate 1-.
, and then a gate insulating film 4 and a semiconductor layer 3 are formed thereon.
After covering the entire surface with photoresist 1-7,
The photoresist 7 is exposed to light by irradiating light from the back side, using the gate electrode 5 itself as a mask, and as shown in FIG. 6b, the resist 7 is patterned into the same pattern as the gate electrode 5 by development. Then, as shown in FIG. 6C, a source/drain electrode 2 formation abrasive material is deposited on the entire surface from above, and the resist 7 is removed as shown in FIG. It has also been proposed to use self-line technology to obtain source/drain electrodes 2 with a predetermined pattern (for example, Japanese Patent Application Laid-Open No. 170064/1982, Japanese Patent Laid-Open No. 170065/1989, etc.), and this method can be used to form TPT. Although the above-mentioned problems (1) and (3) can be solved by fabricating the photoresist, such a method requires a very long time to expose the photoresist.
The manufacturing process was complicated.
（発明が解決しようとする課題）
従って、本発明は新規な薄膜トランジスターを提供する
ことを目的とするものである。本発明はまた、製造が容
易でかつ高性能を発揮する薄膜トランジスターを提供す
ることを目的とするものである。本発明はさらに、オン
時のドレイン電流が大きく、浮遊容量が小さく、応答速
度が速く、かつ高歩留りである薄膜トランジスターを提
供することを目的とするものである。(Problems to be Solved by the Invention) Therefore, an object of the present invention is to provide a novel thin film transistor. Another object of the present invention is to provide a thin film transistor that is easy to manufacture and exhibits high performance. A further object of the present invention is to provide a thin film transistor that has a large drain current when turned on, a small stray capacitance, a fast response speed, and a high yield.
（課題を解決するための手段）
上記諸口的は、半導体層、該半導体層表面にオーミック
に接続される一対のソース・ドレイン電極、該半導体層
表面に接して形成されるゲート絶縁層、および該ゲート
絶縁層の他端面側に接して形成され該ゲート絶縁層によ
り半導体層との絶縁性を保たれたゲート電極を、絶縁性
基板上に積層した構造を有する絶縁ゲート型電解効果薄
膜トランジスターにおいて、前記一対のソース・ドレイ
ン電極のそれぞれが複数個の歯を有する櫛型構造であり
、この歯が前記半導体層を横断するようにかつ互いに非
接触の状態で組あわさるように配置されたものであるこ
とを特徴とする薄膜トランジスターにより達成される。(Means for Solving the Problem) The above features include a semiconductor layer, a pair of source/drain electrodes ohmically connected to the surface of the semiconductor layer, a gate insulating layer formed in contact with the surface of the semiconductor layer, and a pair of source/drain electrodes ohmically connected to the surface of the semiconductor layer. In an insulated gate field effect thin film transistor having a structure in which a gate electrode is formed in contact with the other end surface of a gate insulating layer and is kept insulated from a semiconductor layer by the gate insulating layer, and is stacked on an insulating substrate, Each of the pair of source/drain electrodes has a comb-shaped structure having a plurality of teeth, and the teeth are arranged so as to cross the semiconductor layer and come together without contacting each other. This is achieved by a thin film transistor characterized by certain features.
本発明はまた、絶縁性基板上に、ゲート電極、ゲート絶
縁膜、半導体層、一対のソース・ドレイン電極を順に積
層してなる逆スタガード型積層構造薄膜トランジスター
において、前記一対のソース・ドレイン電極のそれぞれ
が複数個の歯を有する櫛型構造であり、この歯が前記半
導体層を横断するようにかつ互いに非接触の状態で組あ
わさるように配置されたものであることを特徴とする薄
膜トランジスターを示すものである。本発明はまた、絶
縁性基板上に、一対のソース・ドレイン電極、半導体層
、−ゲート絶縁膜、ゲート電極を順に積層してなるスタ
ガード型積層構造薄膜トランジスターにおいて、前記一
対のソース・ドレイン電極のそれぞれが複数個の歯を有
する櫛型構造であり、この歯が前記半導体層を横断する
ようにかつ互いに非接触の状態で組あわざるように配置
されたものであることを特徴とする薄膜トランジスター
を示すものである。本発明はさらに、半導体層が非晶質
シリコン層または多結晶シリコン層である薄膜トランジ
スターを示すものである。本発明はさらにまた、非晶質
シリコン層が硼素、燐、ゲルマニウム、炭素、窒素、酸
素からなる群から選ばれたいずれかの不純物がドープさ
れた非晶質シリコン層である薄膜トランジスターを示す
ものである。The present invention also provides an inverted staggered laminated structure thin film transistor in which a gate electrode, a gate insulating film, a semiconductor layer, and a pair of source/drain electrodes are laminated in this order on an insulating substrate. A thin film transistor characterized in that each of the thin film transistors has a comb-shaped structure having a plurality of teeth, and the teeth are arranged so as to traverse the semiconductor layer and come together in a non-contact state. This shows that. The present invention also provides a staggered stacked structure thin film transistor in which a pair of source/drain electrodes, a semiconductor layer, a gate insulating film, and a gate electrode are stacked in this order on an insulating substrate. A thin film transistor characterized in that each of the thin film transistors has a comb-shaped structure having a plurality of teeth, and the teeth are arranged so as to cross the semiconductor layer and not come into contact with each other. This shows that. The invention further provides a thin film transistor in which the semiconductor layer is an amorphous silicon layer or a polycrystalline silicon layer. The present invention further provides a thin film transistor, wherein the amorphous silicon layer is an amorphous silicon layer doped with any impurity selected from the group consisting of boron, phosphorus, germanium, carbon, nitrogen, and oxygen. It is.
（作用）
本発明の薄膜トランジスターにおいては、ソース・ドレ
イン電極がそれぞれ櫛型構造のものとされ、この歯が半
導体層を横断するようにかつ互いに非接触状態で組合さ
れるように配置される。このようにソース・ドレイン電
極を櫛型構造のものとすると、ソース・ドレイン電極を
直線的に平行に配した場合と比べて、占有面積に対する
デバイス電流比を大きくとることが可能である。従って
、ソース・ドレイン電極の歯の部分をできるかぎり細く
し、数多い櫛型構造とすることによりオン時における高
いドレイン電流を得ることができる。(Function) In the thin film transistor of the present invention, the source and drain electrodes each have a comb-shaped structure, and the teeth are arranged so as to cross the semiconductor layer and are combined without contacting each other. When the source/drain electrodes have a comb-shaped structure as described above, it is possible to increase the ratio of device current to the occupied area compared to the case where the source/drain electrodes are arranged linearly in parallel. Therefore, by making the tooth portions of the source/drain electrodes as thin as possible and forming a multi-comb structure, a high drain current can be obtained when the device is on.
例えば、本発明者らが実際に行なった計算および実験に
よると、μ＝０． ５ＣＪ／Ｖ −５ｅｃ 、非晶質シ
リコンナイトライドゲート絶縁膜の厚さ３０００Ａの非
晶質シリ：］：／ＴＰＴで、ＩＤ＝１ｍＡを得るために
は、ゲート電極幅５μｍで、ソース・ドレイン電極は１
μｍ幅で１μｍ間隔の歯が合計で２６本のものでよいこ
とが明らかとなった。なお、このようにソースφドレイ
ン電極を配置した場合、ゲート電極パターンとソース・
ドレイン電極の櫛のパターンとのマスク合せは精度を必
要とせず、１μｍ幅で１μｍ間隔の歯を作製することは
非常に容易である。For example, according to calculations and experiments actually conducted by the inventors, μ=0. 5CJ/V -5ec, amorphous silicon nitride gate insulating film thickness 3000A amorphous silicon:]:/TPT, in order to obtain ID=1mA, the gate electrode width is 5μm, the source/drain electrode is 1
It has become clear that a total of 26 teeth with a width of μm and an interval of 1 μm are sufficient. Note that when the source/drain electrode is arranged in this way, the gate electrode pattern and the source/drain electrode are
Mask alignment with the comb pattern of the drain electrode does not require precision, and it is very easy to produce teeth with a width of 1 μm and an interval of 1 μm.
またこのようにソース・ドレイン電極を櫛型構造のもの
となした場合、ソース・ドレイン電極を直線的に平行に
配した場合と比べて、幅方向におけるソース・ドレイン
電極とゲート電極との重なり度合は増加するものの、前
記のごと（ソース・ドレイン電極の歯の部分をできるか
ぎり細くし数多い櫛型構造とすることでオン時における
所望の高ドレイン電流を得るための、縦方向における重
なり度合は著しく減少し、結果的にソース・ドレイン電
極とゲート電極との間で生じる浮遊容量を小さ（するこ
とができる。例えば非晶質シリコンナイトライドゲート
絶縁膜の厚さ３０００への非情質シリコンＴＰＴで、ゲ
ート電極幅５μｍで、１μｍ幅で１μｍ間隔の歯が２６
本である場合の浮遊容量は、０．０２ｐＦと極めて小さ
なものである。Furthermore, when the source/drain electrodes have a comb-shaped structure, the degree of overlap between the source/drain electrodes and the gate electrode in the width direction is greater than when the source/drain electrodes are arranged linearly in parallel. However, as mentioned above (by making the teeth of the source/drain electrodes as thin as possible and forming a multi-comb structure, the degree of overlap in the vertical direction is significantly reduced in order to obtain the desired high drain current when on). As a result, the stray capacitance generated between the source/drain electrode and the gate electrode can be reduced. For example, by using an amorphous silicon nitride gate insulating film with a thickness of 3000 μm, an amorphous silicon TPT can be used. The gate electrode width is 5 μm, and there are 26 teeth with a width of 1 μm and an interval of 1 μm.
The stray capacitance in the case of a book is extremely small at 0.02 pF.
また、すでに述べたように、ソース・ドレイン電極パタ
ーンとゲート電極パターンに多少のズレが生じてもソー
ス・ドレイン電極が完全にゲート電極にかかっていれば
、ＴＰＴの性能に変わりはなく、マスク合せが容易であ
ることから、ＴＰＴの歩留りは向上する。Furthermore, as mentioned above, even if there is some misalignment between the source/drain electrode pattern and the gate electrode pattern, as long as the source/drain electrode completely covers the gate electrode, there will be no change in TPT performance, and the mask alignment will Since this is easy, the yield of TPT is improved.
さらに、このようにマスク合せの問題がなくなることか
ら、チャンネル長となるソース・ドレイン電極の歯と歯
の間隔を狭くすることが可能となり、応答時間を速くす
ることができる。例えば、この間隔が１μｍの場合、従
来のＴＰＴの代表的最小チャンネル長である５μｍに比
較して５倍応答速度が速くなる。Furthermore, since the problem of mask alignment is eliminated, it is possible to narrow the gap between the teeth of the source/drain electrodes, which corresponds to the channel length, and the response time can be increased. For example, if this spacing is 1 μm, the response speed will be five times faster than when the typical minimum channel length of a conventional TPT is 5 μm.
さらにまた、ソース・ドレイン電極の歯と歯の間隔を狭
くすることが可能となるため、得られるＴＰＴを非常に
小さくでき、例えば、ソース・ドレイン電極として１μ
ｍ幅で１μｍ間隔の歯が２６本である場合、わずか５０
μＭの大きさでしかなく、このように非常にコンパクト
な形状で前記したように１ｍＡを越えるオン時における
高いドレイン電流を得るＴＰＴが作製される。Furthermore, since it is possible to narrow the spacing between the teeth of the source/drain electrodes, the resulting TPT can be made very small, for example, 1μ
If there are 26 teeth with a spacing of 1 μm and a width of m, only 50
The size of the TPT is only .mu.M, and as described above, a TPT with a very compact shape and a high drain current of more than 1 mA when turned on can be fabricated.
以下、本発明を実施態様に基づきより詳細に説明する。Hereinafter, the present invention will be explained in more detail based on embodiments.
第１ａ図は本発明のＴＰＴの一実施態様である逆スタガ
ード型ＴＰＴにおける構成を示す断面図であり、また第
１ｂ図は同実施態様における各構成要素の配置を示す平
面図である。FIG. 1a is a sectional view showing the configuration of an inverted staggered TPT which is an embodiment of the TPT of the present invention, and FIG. 1b is a plan view showing the arrangement of each component in the same embodiment.
この実施態様においては、ガラスからなる絶縁性基板１
上に、所定のパターンで形成されたクロム金属薄膜から
なるゲート電極５が積層され、このゲート電極５を覆う
ように非晶質シリコンナイトライド（Ｓｉ：１Ｎ４）ゲ
ート絶縁膜４が、さらに非晶質シリコンからなる半導体
層３が積層され、この半導体層３の上部にクロム金属薄
膜からなる一対のソース・ドレイン電極２が積層されて
いる。In this embodiment, an insulating substrate 1 made of glass
A gate electrode 5 made of a chromium metal thin film formed in a predetermined pattern is laminated thereon, and an amorphous silicon nitride (Si:1N4) gate insulating film 4 is further layered to cover this gate electrode 5. A semiconductor layer 3 made of pure silicon is laminated, and a pair of source/drain electrodes 2 made of a chromium metal thin film are laminated on top of this semiconductor layer 3.
なお、この実施態様においては、半導体層３に対するソ
ース・ドレイン電極２のオーミックな接合がより確実に
なされるように、非晶質シリコン半導体層３とソース・
ドレイン電極２との間には、非晶質シリコンに多量の燐
をドープしたオーミック層６が形成されている。Note that in this embodiment, the amorphous silicon semiconductor layer 3 and the source/drain electrode 2 are connected to each other so that the ohmic contact between the source/drain electrode 2 and the semiconductor layer 3 is more reliably established.
An ohmic layer 6 made of amorphous silicon doped with a large amount of phosphorus is formed between the drain electrode 2 and the drain electrode 2 .
しかして、この一対のソース・ドレイン電極２は、第１
ｂ図に示すように、それぞれが複数個の歯を有する櫛型
構造であり、この歯が前記半導体層３を横断するように
かつ互いに非接触の状態で組あわさるように配置された
ものである。このソース・ドレイン電極２の櫛型構造に
おける各歯の幅、歯と南の間隔は、特に限定されるもの
ではないか、前記したようにオン電流の向上、浮遊容量
の低減、応答速度の向上および形状の小型化の面から、
これらはいずれもできる限りにおいて小さいものヤある
ことが望ましく、例えば歯の幅は５Ａｔ ｍ以下、特に
３μｍ以下が、また歯と歯の間隔は５μｍ以下、特に３
μｍ以下であることが好ましい。Therefore, this pair of source/drain electrodes 2
As shown in Figure b, each has a comb-shaped structure having a plurality of teeth, and these teeth are arranged so as to cross the semiconductor layer 3 and come together in a non-contact state. be. The width of each tooth in the comb-shaped structure of the source/drain electrode 2 and the distance between the teeth and the south are not particularly limited. As mentioned above, the on-current is improved, the stray capacitance is reduced, and the response speed is improved. And from the point of view of miniaturization,
It is desirable that all of these be as small as possible; for example, the width of the teeth should be 5 Atm or less, especially 3 μm or less, and the spacing between teeth should be 5 μm or less, especially 3 μm or less.
It is preferable that it is less than μm.
また本実施態様においては、半導体層３として、非晶質
シリコンを用いているが、本発明のＴＰＴにおいてこの
ような半導体層３の材質としては特に限定されるもので
はなく、例えば多結晶シリコン、あるいはＧｅ５Ｇｅｘ
Ｓ １１−ｗ 、、Ｓ Ｌｘ Ｃｔ−８等の化合物、
さらには高い比抵抗を有するＣｄ５５ＺｎＳｅ、ＺｎＳ
等の化合物の非晶質あるいは多結晶薄膜等が用いられる
。なお、半導体層３として多結晶シリコンを、用いた場
合には、非晶質シリコンを用いた場合より、高いドレイ
ン電流を得ることができるものとなる。Further, in this embodiment, amorphous silicon is used as the semiconductor layer 3; however, in the TPT of the present invention, the material of the semiconductor layer 3 is not particularly limited; for example, polycrystalline silicon, polycrystalline silicon, Or Ge5Gex
Compounds such as S 11-w , S Lx Ct-8,
Furthermore, Cd55ZnSe, ZnS, which has high specific resistance
Amorphous or polycrystalline thin films of such compounds are used. Note that when polycrystalline silicon is used as the semiconductor layer 3, a higher drain current can be obtained than when amorphous silicon is used.
また、半導体層３としての非晶質シリコンに、硼素、燐
、ゲルマニウム、炭素、窒素、酸素等の不純物をドープ
することも可能であり、このうち、硼素、炭素、窒素あ
るいは酸素のいずれかをドープすれば、高いドレイン電
圧まで動作するＴＰＴを製造することができ、また燐を
ドープすれば、ドープしない場合に比べて高いドレイン
電流得るＴＰＴを製造することができ、またゲルマニウ
ムをドープすれば、光照射下において、オフ電流の低い
ＴＰＴを製造することができる。It is also possible to dope the amorphous silicon as the semiconductor layer 3 with impurities such as boron, phosphorus, germanium, carbon, nitrogen, and oxygen. By doping, it is possible to produce a TPT that operates up to a high drain voltage, by doping with phosphorus, it is possible to produce a TPT that has a higher drain current than without doping, and by doping with germanium, it is possible to produce a TPT that operates up to a high drain voltage. A TPT with low off-state current can be manufactured under light irradiation.
さらに本発明のＴＰＴにおいては、ゲート絶縁膜４とし
ても、Ｓｉ３Ｎ４に限られず、５ｉ０２やその他の絶縁
体薄膜を用いることができ、またゲート電極として、前
記したクロム以外の例えばモリブデン、タンタル、チタ
ン、アルミニウムなどの他の金属薄膜等の導電材料を、
ソース・ドレイン電極２として、前記したクロム以外の
例えばアルミニウム、インジウムオキサイドなどの他の
金属薄膜等の導電材料を、絶縁性基板１としても前記し
たガラス以外の例えば石英、セラミックなどの他の絶縁
材料をそれぞれ使用することがもちろん可能である。Further, in the TPT of the present invention, the gate insulating film 4 is not limited to Si3N4, but 5i02 or other insulating thin films can be used, and the gate electrode can be made of molybdenum, tantalum, titanium, etc. other than the above-mentioned chromium. Conductive materials such as thin films of other metals such as aluminum,
The source/drain electrodes 2 are made of a conductive material such as a metal thin film other than the above-mentioned chromium, such as aluminum or indium oxide, and the insulating substrate 1 is made of an insulating material other than the above-mentioned glass, such as quartz or ceramic. It is of course possible to use each.
第２図は、本発明のＴＰＴの別の実施態様であるスタガ
ード型ＴＰＴにおける構成を示す断面図である。FIG. 2 is a sectional view showing the structure of a staggered TPT which is another embodiment of the TPT of the present invention.
この実施態様においては、それぞれが複数個の歯を有す
る櫛型構造でありこの南が互いに非接触の状態で組あわ
さるように配置された一対のソース・ドレイン電極２が
、まず絶縁性基板１−ヒに、形成され、このソース・ド
レイン電極２の南の部分を横断するように配置された半
導体層３、さらにこの半導体層３と同じパターンを有す
るゲート絶縁膜４がこのソース・ドレイン電極２」二部
に積層され、さらにこのゲート絶縁膜４の」二部にチー
ｌ−電極５が形成されている。従って、この実施態様に
おける各構成要素、すなわち、ソース・ドレイン電極２
、半導体層３、ゲート絶縁膜４、ゲー＋−ニーＢ極５等
の配置は、第１ｂ図に示す前記第１の実施態様における
配置とその積層順を逆にしたことを除けば同様のもので
ある。なお、この実施態様においても、半導体層３に対
するソース・ドレイン電極２のオーミックな接合がより
確実になされるように、半導体層３とソース・ドレイン
電極２との間には、オーミック層６が形成されている。In this embodiment, a pair of source/drain electrodes 2, each having a comb-shaped structure having a plurality of teeth, are arranged so that their south sides are not in contact with each other. - A semiconductor layer 3 is formed and arranged to cross the southern part of this source/drain electrode 2, and a gate insulating film 4 having the same pattern as this semiconductor layer 3 is formed on this source/drain electrode 2. Furthermore, a QI electrode 5 is formed on the second part of the gate insulating film 4. Therefore, each component in this embodiment, namely the source/drain electrode 2
, the arrangement of the semiconductor layer 3, the gate insulating film 4, the Ge + - knee B pole 5, etc. is the same as the arrangement in the first embodiment shown in Fig. 1b except that the stacking order is reversed. It is. In this embodiment as well, an ohmic layer 6 is formed between the semiconductor layer 3 and the source/drain electrode 2 so that the ohmic contact between the source/drain electrode 2 and the semiconductor layer 3 can be made more reliably. has been done.
本発明のＴＰＴをこのようなスタガード構造とした場合
、２枚のフォトマスクによりＴＰＴを作製できるために
、製造」二で特に有利である。When the TPT of the present invention has such a staggered structure, it is particularly advantageous in manufacturing because the TPT can be manufactured using two photomasks.
以北は、本発明のＴＰＴを逆スタガード型およびスタガ
ード型の態様を例にとり説明したが、本発明は、その他
の積層構造を酊する絶縁ゲート型電解効果ＴＰＴ、例え
ば絶縁性基板上に、半導体層、ソース・ドレイン電極、
ゲート絶縁膜およびゲート電極が順に積層されたコプラ
ナ型（ジ−クレイマー、インターナショナル マイクロ
エレクトロニック シンポジウム ４Ａ−１，１９７３
年［：Ｉｎｔ、 Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ Ｓ
ｙｍｐ、、 ４Ａ−１（１９７３）］）などにおいても
同様に適用できるものであり、前記したような優れた特
性を同様に発揮できるものである。Hereinafter, the TPT of the present invention has been explained by taking as examples an inverted staggered type and a staggered type, but the present invention also provides an insulated gate type field effect TPT that takes into consideration other stacked structures, such as a semiconductor on an insulating substrate. layer, source/drain electrode,
A coplanar type in which a gate insulating film and a gate electrode are sequentially laminated (G. Kramer, International Microelectronic Symposium 4A-1, 1973)
Year[:Int, Microelectronic S
ymp, 4A-1 (1973)], etc., and can similarly exhibit the excellent characteristics described above.
（実施例）
実施例］−
第１ａ−ｂ図に示すような逆スタガード型のＴＰＴを作
製し、ゲート電圧をパラメーターにしたドレイン電圧−
電流特性を調べた。(Example) Example] - An inverted staggered TPT as shown in Figures 1a-b was fabricated, and the drain voltage was determined using the gate voltage as a parameter.
The current characteristics were investigated.
ＴＰＴは、まずガラス基板１上に、厚さ２００〇へのＣ
ｒゲート電極５をスパッターおよびノ々タニングにより
形成し、次いでゲート絶縁膜４として厚さ３０００への
非晶質シリコンナイトライド膜をグロー放電により堆積
させ、半導体層３として厚さ３０００人の非晶質シリコ
ン膜をグロー放電により堆積させ、さらにオーミック層
６としてリンを約１０２１個／Ｃｍ３程度添加した非晶
質シリコン膜をＳｉＨ４とＰＨ３のグロー放電分解によ
り堆積させ、次いで、この上部にソース・ドレイン電極
２となる厚さ７０００ＡのＣｒ膜を形成し、これを所望
のパターンを有するレジスト膜で覆い、レジスト膜で覆
われなかった部位のＣｒ膜およびオーミック層をエツチ
ングして所望のノ々ターンのソース・ドレイン電極２を
形成することによって作製された。なお、作製したＴＰ
Ｔにおける櫛型のソース・ドレイン電極２の歯の故は合
計３０個であり、山の間隔および歯の幅は１μｍ、ゲー
ト電極５の幅は５μｍであった。TPT was first coated with carbon onto a glass substrate 1 to a thickness of 2000㎜.
The r gate electrode 5 is formed by sputtering and non-tanning, and then an amorphous silicon nitride film is deposited to a thickness of 3000 nm as the gate insulating film 4 by glow discharge, and an amorphous silicon nitride film with a thickness of 3000 nm is deposited as the semiconductor layer 3. A quality silicon film is deposited by glow discharge, and an amorphous silicon film doped with about 1021 phosphorus/Cm3 as an ohmic layer 6 is deposited by glow discharge decomposition of SiH4 and PH3. A Cr film with a thickness of 7000A is formed as the electrode 2, and this is covered with a resist film having a desired pattern.The Cr film and the ohmic layer in the areas not covered with the resist film are etched to form the desired non-turn pattern. It was manufactured by forming source/drain electrodes 2. In addition, the prepared TP
The comb-shaped source/drain electrode 2 at T had a total of 30 teeth, the spacing between the peaks and the width of the teeth were 1 μm, and the width of the gate electrode 5 was 5 μm.
第３図に示す結果から明らかなように、ＶＧ＝３０Ｖで
のオン電流は１ｍＡを越えており、本発明の構成がオン
電流の増加においてａ効であることが示されるものであ
った。また、このＴＰＴの作製における製品歩留りは、
チャンネル長５μｍの従来型のＴＰＴに比べて３倍程度
向１−シた。さらにこのＴＰＴのソース・ドレイン電極
とケート電極との浮遊容量は、０．０３ｐＦと極めて小
さいものであった。As is clear from the results shown in FIG. 3, the on-current at VG=30V exceeds 1 mA, indicating that the structure of the present invention is effective in increasing the on-current. In addition, the product yield in manufacturing this TPT is
Compared to conventional TPT with a channel length of 5 μm, the vertical direction was about 3 times higher. Furthermore, the stray capacitance between the source/drain electrode and the gate electrode of this TPT was extremely small at 0.03 pF.
（発明の効果）
以ヒ述べたように本発明は、ＴＰＴにおけるソース・ド
レイン電極を櫛型構造にしたことにより、ゲート１ヒ極
とソース・ドレイン電極とのマスク合せの困難さをなく
し、このような櫛型電極の１ＩＶｌと歯の間隔および歯
の幅を狭めることを可能として、浮遊容母をあまり増加
させることなしに、オン時のドレイン電流の増加、応答
速度の迅速化を図り、さらに製造歩留りも従来型のもの
と比較して３倍程度の向上が図れるものである。さらに
このようにソース・ドレイン電極を櫛型構造としたこと
により形状の小形化が可能となり、液晶表示装置などへ
の応用に適したものとなる。(Effects of the Invention) As described below, the present invention eliminates the difficulty of mask alignment between the gate 1 hypopole and the source/drain electrodes by forming the source/drain electrodes in the TPT into a comb-shaped structure. By making it possible to narrow the 1IVl, tooth spacing and tooth width of a comb-shaped electrode such as The manufacturing yield can also be improved by about three times compared to the conventional type. Furthermore, by forming the source/drain electrodes into a comb-shaped structure, the shape can be made smaller, making it suitable for application to liquid crystal display devices and the like.
第１ａ図は本発明のＴＰＴの一実施態様の構成を示す断
面図、第１ｂ図は同実施態様における各構成要素の配置
を表わす平面図、第２図は本発明のＴＰＴの別の実施態
様の構成を示す断面図１、第３図は本発明の実施例にお
いて得られたゲート電圧をパラメータにしたドレイン電
圧−電流特性のグラフ、第４ａ、ｂ図はそれぞれ従来の
代表的なＴＰＴの構造を示す断面図、第４ｃ図は従来の
代表的なＴＦＴにおける各構成要素の配置を示す゛１０
而図面第５ ａ −ｄ図は従来の代表的なＴＰＴの製造
工程の一例を示す断面図、第５ ａ −ｄ図は従来の代
表的なＴＰＴの製造工程の別の例を示す断面図である。
１・・・絶縁性基板、２・・・ソース・ドレイ３・・・
半導体層、４・・・ゲート絶縁膜、５・・・ゲート電極
、６・・・オーミック層、７・・・フォトレジスト膜。
ン電極、Figure 1a is a sectional view showing the configuration of one embodiment of the TPT of the present invention, Figure 1b is a plan view showing the arrangement of each component in the same embodiment, and Figure 2 is another embodiment of the TPT of the present invention. 1 and 3 are graphs of drain voltage-current characteristics using the gate voltage obtained in the embodiment of the present invention as a parameter, and FIGS. 4a and 4b show the structure of a typical conventional TPT, respectively. FIG. 4C is a sectional view showing the arrangement of each component in a typical conventional TFT.
Figures 5a-d are cross-sectional views showing an example of a typical conventional TPT manufacturing process, and Figures 5a-d are cross-sectional views showing another example of a typical conventional TPT manufacturing process. be. 1... Insulating substrate, 2... Source/dray 3...
Semiconductor layer, 4... Gate insulating film, 5... Gate electrode, 6... Ohmic layer, 7... Photoresist film. electrode,
Claims (5)
れる一対のソース・ドレイン電極、該半導体層表面に接
して形成されるゲート絶縁層、および該ゲート絶縁層の
他端面側に接して形成され該ゲート絶縁層により半導体
層との絶縁性を保たれたゲート電極を、絶縁性基板上に
積層した構造を有する絶縁ゲート型電解効果薄膜トラン
ジスターにおいて、前記一対のソース・ドレイン電極の
それぞれが複数個の歯を有する櫛型構造であり、この歯
が前記半導体層を横断するようにかつ互いに非接触の状
態で組あわさるように配置されたものであることを特徴
とする薄膜トランジスター。(1) A semiconductor layer, a pair of source/drain electrodes ohmically connected to the surface of the semiconductor layer, a gate insulating layer formed in contact with the surface of the semiconductor layer, and a gate insulating layer formed in contact with the other end surface of the gate insulating layer. In an insulated gate field effect thin film transistor having a structure in which a gate electrode, which is kept insulated from a semiconductor layer by the gate insulating layer, is stacked on an insulating substrate, each of the pair of source and drain electrodes has a plurality of layers. 1. A thin film transistor characterized in that the thin film transistor has a comb-shaped structure having individual teeth, and the teeth are arranged so as to cross the semiconductor layer and interlock with each other in a non-contact state.
導体層、一対のソース・ドレイン電極を順に積層してな
る逆スタガード型積層構造薄膜トランジスターにおいて
、前記一対のソース・ドレイン電極のそれぞれが複数個
の歯を有する櫛型構造であり、この歯が前記半導体層を
横断するようにかつ互いに非接触の状態で組あわさるよ
うに配置されたものであることを特徴とする請求項１に
記載の薄膜トランジスター。(2) In an inverted staggered stacked structure thin film transistor in which a gate electrode, a gate insulating film, a semiconductor layer, and a pair of source/drain electrodes are sequentially stacked on an insulating substrate, each of the pair of source/drain electrodes is 2. A comb-shaped structure having a plurality of teeth, the teeth being arranged so as to traverse the semiconductor layer and interlock with each other in a non-contact state. The thin film transistor described.
半導体層、ゲート絶縁膜、ゲート電極を順に積層してな
るスタガード型積層構造薄膜トランジスターにおいて、
前記一対のソース・ドレイン電極のそれぞれが複数個の
歯を有する櫛型構造であり、この歯が前記半導体層を横
断するようにかつ互いに非接触の状態で組あわさるよう
に配置されたものであることを特徴とする請求項１に記
載の薄膜トランジスター。(3) A pair of source and drain electrodes on the insulating substrate,
In a staggered stacked structure thin film transistor in which a semiconductor layer, a gate insulating film, and a gate electrode are sequentially stacked,
Each of the pair of source/drain electrodes has a comb-shaped structure having a plurality of teeth, and the teeth are arranged so as to cross the semiconductor layer and come together without contacting each other. The thin film transistor according to claim 1, characterized in that:
ン層である請求項１〜３のいずれかに記載の薄膜トラン
ジスター。(4) The thin film transistor according to any one of claims 1 to 3, wherein the semiconductor layer is an amorphous silicon layer or a polycrystalline silicon layer.
素、窒素、、酸素からなる群から選ばれたいずれかの不
純物がドープされた非晶質シリコン層である請求項４に
記載の薄膜トランジスター。(5) The thin film according to claim 4, wherein the amorphous silicon layer is an amorphous silicon layer doped with any impurity selected from the group consisting of boron, phosphorus, germanium, carbon, nitrogen, and oxygen. transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7976089A JPH02275672A (en) | 1989-03-30 | 1989-03-30 | Thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7976089A JPH02275672A (en) | 1989-03-30 | 1989-03-30 | Thin film transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02275672A true JPH02275672A (en) | 1990-11-09 |
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ID=13699178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7976089A Pending JPH02275672A (en) | 1989-03-30 | 1989-03-30 | Thin film transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02275672A (en) |
Cited By (23)
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