JPH0226478A - 巡回型雑音低減装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、複数枚分の入力静止画信号を少なくとも静
止画１枚分の記憶容量を持つメモリを使って順次巡回加
算し、上記静止画信号に含まれる雑音信号を低減する巡
回型雑音低減装置に関する。

（従来の技術） 従来、入力静止画信号に含まれる雑音信号を低減する装
置として、複数枚分の静止画信号を少なくとも静止画１
枚分の記憶容量を持つメモリを使って順次巡回加算する
装置が開発されている。

例えば、「テレビジョン学会誌Ｊ　　１９７９年Ｖｏ１
．３３．Ｎｏ、４　　ｒノイズリデューサ」、［テレビ
技術Ｊ　　１９８７年　１月号　ｒＮＥＣノイズワイパ
ー　ＶＣ−Ｄ７ＨＦＪ、「テレビジョン学会誌Ｊ、ＩＴ
ＥＪ　　Ｖｏｆ）１１、Ｎ０１１３　「デジタルメモリ
ー利用による画質改善についてｊ等の文献にこのような
巡回型の雑音低減装置が記載されている。

第３図は従来の巡回型雑音除去装置の構成を示す回路図
である。ここで、静止画信号をフィールド単位で巡回加
算するものとして、第３図の構成を説明する。

この第３図において、入力端子１１に供給された現在フ
ィールドの静止画信号は、乗算回路１２で１−Ｋ（Ｋは
０＜Ｋ＜１の固定値）倍され、加算回路１３に供給され
る。この加算回路１３には、さらに、フィールドメモリ
１４から読出された１フイールド前の加算回路１３の加
算出力が係数回路１５でに倍された状態で供給され、上
記係数回路１２の出力と加算される。この加算出力は、
出力端子１６に供給されるととともに、上記フィールド
メモリ１４に書込まれる。

以上の動作を入力端子１１に新しいフィールドの静止画
信号が供給されるたびに繰返すことにより、出力端子１
６に雑音信号が低減された静止画信号が得られる。

なお、１７は入力端子１１に供給される静止画信号に同
期して、フィールドメモリ１４をアクセスするための各
種タイミング信号を発生するタイミング発生回路である
。

第４図は従来の巡回型雑音低減回路の他の例の構成を示
す回路図である。

この第４図に示す装置は、２つの加算回路２１２２と係
数にの係数回路１５とを使って、第３図の装置と同じよ
うに、現在フィールドの静止画信号を（１−Ｋ）倍した
ものと１フイールド前の加算出力をに倍したものとの加
算出力を得るようにしたものである。

第３図および第４図において、巡回加算が終了した段階
で出力端子１６に現われる静止画信号を求めると、次の
ようになる。

ＳＯｏ　−（ｌ　　Ｋ）・ＳＩｏ＋（Ｉ　　Ｋ）・Ｋ−
３Ｉ−＋＋（Ｉ　　Ｋ）曇に２−８Ｉ−２＋−＋（ｌ　
　Ｋ）・Ｋ”−”３１−＋ｎ−１）但し、ＳＩｎ、Ｓｏ
ｎは、それぞれ、現在フィールドをｎ−ｍｏと表わした
場合のｎフィールド目の入力静止画信号および出力静止
画信号を表わすものである。

ここで、入力静止画信号ＳＩのフィールド相関は１であ
るから、 ５ｌ−ｎ−８ｔ−＋ｎ＋＋＋　−８ｔ ・・・（２） が成立つ。したがって、式（１）は次式（３）のように
表わすことができる。

この式（５）を使って式（４）を表わすと、Ｎｏ０２−
（Ｌ−Ｋ）２１）ＩＩｌ　Σに２Ｌｋ−ＩＩ　、　Ｎ＋
２１’１−００　　ｋ−１ Ｓｌ ・・・（３） 一方、雑音信号は次のように表わされる。

ＮＯｏ　＝（Ｉ　　Ｋ）２・Ｎｌｏ’＋（ｌ　　Ｋ）２
４２・ＮＩ−＋’＋＝−＋（１−Ｋ）２・Ｋ”−”　・
Ｎｌ＋ｎ−＋＞＝（Ｉ　　Ｋ）２・（ｌｌｏ’＋に２・
Ｎ−＋”＋−＋ＫＬ′ｌ−１′・Ｎｌ！＋ｎ−＋＋）　
　　−（４）但し、ＮＩ−、、Ｎｏ−、は、それぞれ、
現在フィールドをｎ＝０と表わした場合のｎフィールド
前の入力雑音信号および出力雑音信号を表わすものであ
る。

この場合、雑音信号Ｎｌは、通常、フィールド相関がな
いが、時間的な振幅レベルに変化がないとすると、その
電力が一定なため、次式（５）が成立つ。

Ｎ１−ｎ−Ｎ１費（１〉　−狙　　　　　　　　　　　
　　　　　　　　　　　　・・・（５）となる。この式
（６）の平方根をとると、となる。

式（３）、（７）の比較から明らかなように、出力静止
画信号ＳＯは入力静止画信号ＳＩと同じレベルであるの
に対し、出力雑音信号Ｎｏのレベルは入力雑音信号Ｎｌ
のレベルに対し、に抑圧される。この場合、Ｋを１に近
づければ近づけるほど、雑音低減効果が向上する。

しかし、上記構成の場合、先の式（４）から明らかなよ
うに、各フィールドの入力雑音信号Ｎｌに対する最終的
な加算係数が異なり、現在フィールドに近いフィールド
はど加算量が大きくなる。

したがって、加算フィールド数が少ない場合（例えば、
５フイールドあるいは１０フィールド分のフィールド数
で雑音信号を低減する場合）、充分な雑音低減効果を得
ることができないという問題があった。

なお、このような問題は、第５図に示すように、雑音低
減回路として巡回型の雑音低減回路ではなく、各フィー
ルドの静止画信号ごとにフィールドメモリを設ける構成
によれば解決することができる。

すなわち、図中、３１　、＋　　３１２　、・・・、３
１ｎは各フィールドの静止画信号を格納するフィールド
メモリで、加算するフィールド数１分だけ設けられてい
る。各フィールドメモリ３１１，３１□。

・・・、３１ｒＬに格納された静止画信号は、それぞれ
係数回路３２１，３２２．・・・、３２ｎで１／ｎ倍さ
れた後、加算回路２３で加算される。これにより、出力
端子１６には、次式（８）、（９）で示される出力静止
画信号Ｓｏ、Ｎｏが供給される。

藺−φｎ−８Ｉ ・・・（８） このような構成によれば、式（９）からも明らかなよう
に、各フィールドの入力雑音信号ＮＩに対する最終的な
加算係数を同じにすることができるので、各フィールド
の入力雑音信号ＮＩは雑音低減に同じ割合いで寄与する
ことになる。したがって、加算フィールド数ｎが少ない
場合であっても、充分な雑音低減効果を得ることができ
る。

しかし、この構成の場合、加算フィールド数がｎフィー
ルド分のフィールドメモリが必要なため、回路規模が大
きくなるという問題がある。したがって、装置としては
、巡回型の装置が望まれる。

（発明が解決しようとする課題） 以上述べたように従来の巡回型雑音低減回路においては
、人力雑音信号ＮＩの最終的な加算係数がフィールドご
とに異なるため、雑音低減に対する各フィールドの入力
雑音信号ＮＩの寄与の割合いが異なり、加算フィールド
数が少ないと、雑音低減効果が低下するという問題があ
った。

そこで、この発明は加算フィールド数が少なくても充分
な雑音低減効果を得ることができ、しかも、加算フィー
ルド数分のフィールドメモリを設ける構成と違って回路
規模が小さくて済む巡回型雑音低減回路を提供すること
を目的とする。

［発明の構成〕 （課題を解決するための手段） 上記目的を達成するためにこの発明は、入力静止画信号
は１／Ｉ）　　Ｃ１は静止画の到来順番）倍し、メモリ
の読出し出力は（Ｆ−１）／Ω倍して巡回加算するよう
にしたものである。

（作用） 上記構成によれば、各フィールドの入力雑音信号ＮＩの
最終的な加算係数は、加算フィールド数をｎとすると、
いずれも１／　ｆＷとなり、加算フィールド数ｎと同じ
数のフィールドメモリを設ける構成と同じ加算係数を設
定することができる。

したがって、加算フィールド数ｎが少なくても充分な雑
音低減効果を得ることができる。

（実施例） 以下、図面を参照しながらこの発明の実施例を詳細に説
明する。

第１図はこの発明の一実施例の構成を示す回路図である
。

この第１図において、４１は複数のフィールドの静止画
信号が順次供給される入力端子である。

この入力端子４１に供給された静止画信号は、ｎ（加算
フィールド数）個の係数回路４２１゜４２２、・・・、
４２ｎに供給され、それぞれ、ｌ　　Ｋｌ　、　Ｉ　　
Ｋ２　、−、　Ｉ　　Ｋｎ倍される。各係数回路４２．
，４２２．・・・、４２ｎの出力はスイッチ４３により
フィールド周期で順次選択され、加算回路４４に供給さ
れる。この加算回路４４の出力は、出力端子４５に供給
されるとともに、フィールドメモリ４６に書込まれる。

このフィールドメモリ４６の読出し出力は、加算フィー
ルド数１分の乗算回路４７．．４７２．・・・、４７ｎ
に供給され、それぞれ、Ｋ　１　＝　Ｋ２　＋・・・、
Ｋｎ倍される。各係数回路４７．，４７２．・・・、４
７πの出力は、スイッチ４８によりフィールド周期で順
次選択される。この選択出力は上記加算回路４４に供給
され、上記スイッチ４３の選択出力と加算される。

４９は入力端子４］に供給される制御信号に同期してス
イッチ４３．４８の選択動作を制御するための制御信号
やフィールドメモリ４６をアクセスするための信号とい
った各種タイミング信号を出力するタイミング発生回路
である。このタイミング発生回路４９の制御により、入
力端子４１にｇフィールド目の静止画信号が供給された
場合は、スイッチ４３により、ｇ番目の係数回路４２　
ｎが選択され、フィールドメモリ４６からは（Ω−１）
フィールド目の加算出力が読出され、スイッチ４８によ
りｇ番目の係数回路４７　ｐが選択される。

上記構成において動作を説明する。

上記係数Ｋ　Ｉ　ｒ　Ｋ２　＋　・・・＋Ｋｎはそれぞ
れ次のような値に設定されている。

Ｋ＋−１／２、Ｋ２＝１／３、・・・ Ｋｒｌ鵬１　／　ｎ したがって、係数回路４２１，４２２．・・・４２ｎの
係数Ｉ　　Ｋ１＋　　Ｉ　　Ｋ２．−、　　Ｉ　　Ｋｒ
１はそれぞれ１／２．１／３．・・・、１／ｎとなる。

また、係数回路４／ｌ，４７２．・・・、４７ｎの係数
Ｋ　ｌ　、に２　、”’＋　Ｋｎはそれぞれ１／２゜２
／３．・・・、（１−ｎ）／ｎとなる。

このように、この実施例は、Ｒ（ＩＩ）はフィールドの
到来番数）フィールド目の入力静止画信号は１／Ｉ１倍
し、フィールドメモリ４６の読出し出力は（９−１）／
ｊ！倍するようにしたものである。

これにより、ｎフィール１分の人力静止画信号Ｓｒの巡
回加算が終了した段階で出力端子４５に供給される出力
静止画信号Ｓｏとこれに含まれる出力雑音信号ＮＯはそ
れぞれ次式（１０）。

（１１）のように表わされる。

Ｓｌ ・・・（１０） 一−Ｎｌ’ 式（１０）から明らかなように、各フィールドの入力画
像信号Ｓｌは、最終的に１　／　ｎの加算係数で加算さ
れ、ｎフィール１分の巡回加算が終了した時点での出力
画像信号ＳＯのレベルは、入力画像信号ＳＩのレベルと
同じになる。したがって、入力画像信号Ｓｔは何ら抑制
されることなく、出力端子４５に導かれる。

また、式（１１）から明らかなように、各フィールドの
入力雑音信号Ｎｌも、最終的に同じ加算係数で加算され
、ｎフィール１分の巡回加算が終了した時点で、出力端
子４５には、入力雑音信号Ｎｌを１／ＶＴに減衰した出
力雑音信号Ｎｏが得られる。

以上述べたようにこの実施例は、フィールドごとに入力
静止画信号とフィールドメモリ４６の読出し出力の加算
係数を変えるようにしたものである。具体的には、ｇフ
ィールド目の入力静止画信号を１／Ｉｌ１倍し、フィー
ルドメモリ４６の読出し出力を（１１−１）／Ｎ倍する
ようにしたものである。

このような構成によれば、どのフィールドの入力雑音信
号ＮＩに対しても最終的に同じ加算係数が設定され、ど
のフィールドの入力雑音信号ＮＩも最終的に同じ割合い
で雑音低減に寄与することができる。これにより、加算
フィールド数が少なくても、充分な雑音低減効果を得る
ことができる。

また、１つのフィールドメモリ４６を使った巡回型の構
成であるため、加算フィールド数がｎフィール１分のフ
ィールドメモリを設ける構成と異なり、回路規模が大き
くなるという問題も生じない。

第２図はこの発明の他の実施例の構成を示す回路図であ
る。

この実施例では、入力端子４１に供給される入力静止画
信号はそのまま加算回路５１に供給されるとともに、も
う１つの加算回路５２に供給される。この加算回路５２
は入力静止画信号ＳＩからフィールドメモリ４６の読出
し出力を減する。この減算出力は係数可変型の係数回路
５２に供給され、Ｃ１）−”Ｌ）／ｌ倍される。この係
数回路５２の出力は上記加算回路４３にて入力静止画信
号から減じられる。この減算出力は出力端子４５に供給
されるとともに、フィールドメモリ４６に書込まれる。

なお、上記係数回路５２の係数Ｃ１−１）／ＩＩはタイ
ミング発生回路４９により切換えられる。

このような構成によれば、加算回路５１の出力端子には
、先の実施例と同様に、レベルを１／４２倍された入力
静止画信号とレベルを（Ｉｌｌ−１）／ｇ倍されたフィ
ールドメモリ４６の読出し出力が得られる。したがって
、この実施例においても、先の実施例と同様の効果を得
ることができる。

また、この実施例においては、係数可変型の係数回路５
２を用いているので、係数固定型の係数回路を複数設け
る先の実施例に比べ、回路規模を縮小することができる
。

なお、先の実施例では、静止画信号をフィールド周期で
巡回加算する装置にこの発明を適用する場合を説明した
が、フレーム単位で巡回加算する装置に適用してもよい
ことは勿論である。

この他にもこの発明は、その要旨を逸脱しない範囲で種
々様々変形実施可能なことは勿論である。

［発明の効果］ 以上述べたようにこの発明によれば、各フィールドの雑
音信号に対して最終的に同じ加算係数で設定することが
できるので、加算静止画枚数が少ない場合であっても、
充分な雑音低減効果を得ることができる。

また、巡回型の構成であるため、メモリが１つで済み、
回路規模が大きくなることはない。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路図、第２
図はこの発明の他の実施例の構成を示す回路図、第３図
は従来の雑音低減回路の第１の例の構成を示す回路図、
第４図は同じく第２の例の構成を示す回路図、第５図は
同じく第３の例の構成を示す回路図である。 ４１・・・入力端子、４２．．４２２　、・・・、４２
４．４７、．４７２　、・・・、４７４．５３・・・係
数回路、４３．４８・・・スイッチ、４４，５１．５２
・・・加算回路、４５・・・出力端子、４６・・・フィ
ールドメモリ。 出願人代理人　弁理士　鈴江武彦 第 図 第 図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 複数枚分の入力静止画信号を少なくとも静止画１枚分の
   記憶容量を有するメモリを用いて順次巡回加算し、上記
   入力静止画信号に含まれる雑音信号を低減する雑音低減
   装置において、 入力静止画信号は１／ｌ（ｌは静止画の到来順番）倍し
   、上記メモリの読出し出力は（ｌ−１）／ｌ倍して巡回
   加算するように構成されていることを特徴とする巡回型
   雑音低減装置。