JPH02260061A - プロセッサ間通信応答回路 - Google Patents
プロセッサ間通信応答回路Info
- Publication number
- JPH02260061A JPH02260061A JP8280489A JP8280489A JPH02260061A JP H02260061 A JPH02260061 A JP H02260061A JP 8280489 A JP8280489 A JP 8280489A JP 8280489 A JP8280489 A JP 8280489A JP H02260061 A JPH02260061 A JP H02260061A
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- Japan
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- epu
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- bus
- communication
- inter
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- Pending
Links
- 238000000034 method Methods 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置におけるバス結合マルチプロセッ
サシステムのプロセッサ間通信に関する。
サシステムのプロセッサ間通信に関する。
従来、この種のバス結合マルチプロセッサのプロセッサ
間通信（以下、Ｐ間通信と略す）はバスのプロトコルに
よる通信の方法が用いられてきた。バスのプロトコルは
１ ｓ ｔサイクルと２ｎｄサイクルの２つのバスサイ
クルを用いる。１ｓｔサイクルは通信元プロセッサから
通信先のプロセッサへ送るもので、データバスを用いて
コマンドやデータを送る。２ｎｄサイクルは１ ｓ ｔ
バスサイクルを受信したプロセッサが送信元のプロセッ
サへ、受は取ったコマンドに対応した処理を行った後そ
の応答を返す。この２ｎｄバスサイクルでもってＰ間通
信の終了となる。
間通信（以下、Ｐ間通信と略す）はバスのプロトコルに
よる通信の方法が用いられてきた。バスのプロトコルは
１ ｓ ｔサイクルと２ｎｄサイクルの２つのバスサイ
クルを用いる。１ｓｔサイクルは通信元プロセッサから
通信先のプロセッサへ送るもので、データバスを用いて
コマンドやデータを送る。２ｎｄサイクルは１ ｓ ｔ
バスサイクルを受信したプロセッサが送信元のプロセッ
サへ、受は取ったコマンドに対応した処理を行った後そ
の応答を返す。この２ｎｄバスサイクルでもってＰ間通
信の終了となる。
１ｓｔサイクルには単一プロセッサを通信相手先とした
場合と、全プロセッサを通信相手先とした場合の２種類
がある。他の全プロセッサを相手先とする場合（−斉通
報）は−回の１ｓｔバスサイクルを他の全プロセッサが
受信し、受信したコマンドの処理終了後−斉に２ｎｄバ
スサイクルを返すことになる。
場合と、全プロセッサを通信相手先とした場合の２種類
がある。他の全プロセッサを相手先とする場合（−斉通
報）は−回の１ｓｔバスサイクルを他の全プロセッサが
受信し、受信したコマンドの処理終了後−斉に２ｎｄバ
スサイクルを返すことになる。
上記のようにＰ間通信の応答はバスサイクルを使用して
いるので、応答に時間が必要である。
いるので、応答に時間が必要である。
特に、−斉通報の場合各プロセッサからの応答が集中し
その対応に時間を取られてしまう０例えば、四台のマル
チプロセッサでは一斉通報の応答がほぼ同時期に集中す
るため、発信元プロセッサは三つの応答バスサイクルの
処理を行なわなければならない。特に、プロセッサはバ
スの優先順位が低いため他のＩＯ（例えば、ＤＩＳＫ等
）がバスを使用しているときなどバスの使用権獲得がで
きずに待たされることがある。
その対応に時間を取られてしまう０例えば、四台のマル
チプロセッサでは一斉通報の応答がほぼ同時期に集中す
るため、発信元プロセッサは三つの応答バスサイクルの
処理を行なわなければならない。特に、プロセッサはバ
スの優先順位が低いため他のＩＯ（例えば、ＤＩＳＫ等
）がバスを使用しているときなどバスの使用権獲得がで
きずに待たされることがある。
本発明のプロセッサ間通信応答回路は、通報サイクルお
よび応答サイクルによるバスプロトコルにてコマンドや
データを授受するプロセッサ間通信を行なうバス結合マ
ルチプロセッサシステムにおいて、前記応答サイクルの
代わりに各プロセッサ間を接続する専用線の信号により
前記各プロセッサ間の応答を行い、前記信号の論理積に
より一斉通報の応答の有無を確認するようにして構成さ
れる。
よび応答サイクルによるバスプロトコルにてコマンドや
データを授受するプロセッサ間通信を行なうバス結合マ
ルチプロセッサシステムにおいて、前記応答サイクルの
代わりに各プロセッサ間を接続する専用線の信号により
前記各プロセッサ間の応答を行い、前記信号の論理積に
より一斉通報の応答の有無を確認するようにして構成さ
れる。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
同図においてＥＰＵＩ、ＥＰＵ２．ＥＰＵ３．ＥＰＵ４
は四台のプロセッサであり、バスラにて互いに接続され
ている。実際はバス５に、メモリＩＯ制御部、システム
制御部９等が接続されているが、ここでは図示していな
い、ＥＰＵＩにはＦ／Ｆ７．Ｆ／Ｆ８．Ｆ／Ｆ９．Ｆ／
ＦＩＯが実装され、ＥＰＵ２〜ＥＰＵ４にも同様に四個
のＦ／Ｆ１１〜１４．１５〜１８．１９〜２２がそれぞ
れ実装されており、４本の専用信号線６により相互に接
続されている。
は四台のプロセッサであり、バスラにて互いに接続され
ている。実際はバス５に、メモリＩＯ制御部、システム
制御部９等が接続されているが、ここでは図示していな
い、ＥＰＵＩにはＦ／Ｆ７．Ｆ／Ｆ８．Ｆ／Ｆ９．Ｆ／
ＦＩＯが実装され、ＥＰＵ２〜ＥＰＵ４にも同様に四個
のＦ／Ｆ１１〜１４．１５〜１８．１９〜２２がそれぞ
れ実装されており、４本の専用信号線６により相互に接
続されている。
ＥＰＵＩのＦ／Ｆ７はＥＰＵＩの応答用Ｆ／Ｆであり、
専用信号線６により他のＥＰＵ２〜４内のＦ／Ｆの一個
にそれぞれ接続されている。ＥＰＵｌがＰ間通信の応答
の為Ｆ／Ｆ７をセットすると、専用信号線６にて接続さ
れている各ＥＰＵ内のＦ／Ｆがセットされる。同様に、
ＥＰＵＩのＦ／Ｆ８はＥＰＵ２のＰ間通信応答用Ｆ／Ｆ
であり、Ｆ／Ｆ９はＥＰＵ３、Ｆ／Ｆ １０はＥ、ＰＵ
４のＰ間通信応答用Ｆ／Ｆである。すなわちＥＰＵｌで
はＦ／Ｆ８〜Ｆ／Ｆ １０がＥＰＵ２〜ＥＰＵ４のＰ間
通信の応答Ｆ／Ｆである。ＥＰＵ２〜ＥＰＵ４について
も同様である。
専用信号線６により他のＥＰＵ２〜４内のＦ／Ｆの一個
にそれぞれ接続されている。ＥＰＵｌがＰ間通信の応答
の為Ｆ／Ｆ７をセットすると、専用信号線６にて接続さ
れている各ＥＰＵ内のＦ／Ｆがセットされる。同様に、
ＥＰＵＩのＦ／Ｆ８はＥＰＵ２のＰ間通信応答用Ｆ／Ｆ
であり、Ｆ／Ｆ９はＥＰＵ３、Ｆ／Ｆ １０はＥ、ＰＵ
４のＰ間通信応答用Ｆ／Ｆである。すなわちＥＰＵｌで
はＦ／Ｆ８〜Ｆ／Ｆ １０がＥＰＵ２〜ＥＰＵ４のＰ間
通信の応答Ｆ／Ｆである。ＥＰＵ２〜ＥＰＵ４について
も同様である。
ＥＰＵＩが一斉通報を行なう場合、Ｆ／Ｆ８からＦ／Ｆ
１０を全てクリアし、１ｓｔバスサイクルにて各ＥＰ
Ｕに対しバスを使用し必要なコマンドやデータを送る。
１０を全てクリアし、１ｓｔバスサイクルにて各ＥＰ
Ｕに対しバスを使用し必要なコマンドやデータを送る。
その後、各ＥＰＵは受信したコマンドに対応した処理を
行ない終了後応答用Ｆ／Ｆをそれぞれセットする。ＥＰ
ＵＩはＦ／Ｆ８からＦ／ＦＩＯがセットされるのを待つ
、このときＦ／Ｆ８からＦ／Ｆ １０の出力論理積２３
をとり、これにより一度のチエツクでＥＰＵ３台の応答
を見る。この信号がリセットされれば、各ＥＰＵの処理
が終了したことになる。ＥＰＵＩは上記により一斉通報
を達成したことになる。
行ない終了後応答用Ｆ／Ｆをそれぞれセットする。ＥＰ
ＵＩはＦ／Ｆ８からＦ／ＦＩＯがセットされるのを待つ
、このときＦ／Ｆ８からＦ／Ｆ １０の出力論理積２３
をとり、これにより一度のチエツクでＥＰＵ３台の応答
を見る。この信号がリセットされれば、各ＥＰＵの処理
が終了したことになる。ＥＰＵＩは上記により一斉通報
を達成したことになる。
以上説明したように本発明は、専用信号線を使用して直
接Ｐ間通信処理の終了を知らせることにより、応答処理
時間を短縮できる効果がある。特に、−斉通報の応答時
の応答バスサイクルを無くすことが出来るので顕著な効
果がある。
接Ｐ間通信処理の終了を知らせることにより、応答処理
時間を短縮できる効果がある。特に、−斉通報の応答時
の応答バスサイクルを無くすことが出来るので顕著な効
果がある。
第１図は本発明によるプロセッサ間通信応答回路の一実
施例を示すブロック図である。 １〜４・・・ＥＰＵ （プロセッサ）、５・・・バス、
６・・・専用信号線、７〜２２・・・Ｆ／Ｆ、２３・・
・論理積。
施例を示すブロック図である。 １〜４・・・ＥＰＵ （プロセッサ）、５・・・バス、
６・・・専用信号線、７〜２２・・・Ｆ／Ｆ、２３・・
・論理積。
Claims (1)
- 通報サイクルおよび応答サイクルによるバスプロトコ
ルにてコマンドやデータを授受するプロセッサ間通信を
行なうバス結合マルチプロセッサシステムにおいて、前
記応答サイクルの代わりに各プロセッサ間を接続する専
用線の信号により前記各プロセッサ間の応答を行い、前
記信号の論理積により一斉通報の応答の有無を確認する
ことを特徴とするプロセッサ間通信応答回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8280489A JPH02260061A (ja) | 1989-03-31 | 1989-03-31 | プロセッサ間通信応答回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8280489A JPH02260061A (ja) | 1989-03-31 | 1989-03-31 | プロセッサ間通信応答回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02260061A true JPH02260061A (ja) | 1990-10-22 |
Family
ID=13784597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8280489A Pending JPH02260061A (ja) | 1989-03-31 | 1989-03-31 | プロセッサ間通信応答回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02260061A (ja) |
-
1989
- 1989-03-31 JP JP8280489A patent/JPH02260061A/ja active Pending
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