JPH02254871A

JPH02254871A - 波形等化回路

Info

Publication number: JPH02254871A
Application number: JP1075116A
Authority: JP
Inventors: Toshiyuki Sakamoto; 敏幸坂本; Haruki Takada; 春樹高田; Noboru Kojima; 昇小島; Takumi Okamura; 巧岡村; Himio Nakagawa; 一三夫中川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-03-29
Filing date: 1989-03-29
Publication date: 1990-10-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はテレビジョン受像機に係わり、特に伝送路の歪
みによって生じるリンギング、ゴーストなどの波形歪み
を等化する波形等化回路に関する。

〔従来の技術〕

テレビジョン信号の伝送において、伝送路の歪みが受信
画像を劣化させることがある。これに起因した画像劣化
を補正する手段として波形等化回路が知られている。

ハイビジョン放送の伝送方式であるＭｔＪＳＥ（Ｍｕｌ
ｔｉｐｌｅ　　５ｕｂ−ｎｙｑｕｉｓｔ　　Ｓａｏ＋ｐ
ｌｉｎｇ　　Ｅｎｃ。

ｄｉｎｇ）方式では、帯域圧縮したハイビジョン信号を
アナログのサンプル値として伝送する。その伝送特性は
、８，１ＭＨｚ　　−（３ｄＢ、ロールオフ率１０％の
コサインロールオフ特性となっている。

この特性に歪みがあると、サンプル値間の干渉によるリ
ンギングが発生し画質劣化を招く、この伝送路の歪みを
等化し、サンプル値間の干渉を防ぐ波形等化回路の一例
としては、信学技報Ｖｏｌ。

８８、Ｎｏ、３００（１９８８年）第１頁から第７頁で
論じられているものが知られている。これによると、伝
送レート１６．２ＭＨｚで伝送されるサンプル値を、１
６．２ＭＨｚで再標本化しディジタル化する本線系と、
これと並列に２倍の周波数の３２．４ＭＨｚで再標本化
しディジタル化したサンプル値から本線系と標本化位相
の合った同一サンプルレートの補正値を作成する等代用
のディジタルフィルタを配置し、このディジタルフィル
タから得られる補正値を本線系に加え込むことで伝送さ
れたサンプル値のサンプル値開干渉を補正している。

このほか、伝送路の歪みが招く画質劣化は、現行のＮＴ
ＳＣ方式などに見られるゴースト障害がある。このゴー
スト除去のための波形等化回路の一例としては、例えば
テレビジョン学会技術報告Ｖｏ、１２．Ｎｏ、１５（１
９８８年）第１３頁から第１８頁で論じられているもの
が知られている。これによれば、伝送されたＮＴＳＣ信
号を標本化しディジタル化したサンプル値と、このサン
プル値から補正値を求めるディジタルフィルタを設け、
このディジタルフィルタから得られる補正値をもとのサ
ンプル値に加え込むことにより補正を行っている。

〔発明が解決しようとする課題〕

上記ＭＵＳＥ方式の波形等化回路では１本線系に対し２
倍のサンプルレートのサンプル値から本線系と同一のサ
ンプルレートの補正値を作成する。

これは、標本化により発生する折り返しの中心を１６．
２ＭＨｚとし、伝送スペクトラムを保存した形で補正信
号を作成することで補正能力の向上を図るためである。

また、高速の演算処理を避けるために前記ディジタルフ
ィルタでは、入力するサンプル値を２相に直並列変換し
、偶数番目のサンプル値（時系列に入力するサンプル値
に、０゜、２．・・・・と番号を付した場合の偶数番口
）からなるサンプル値列を入力とするディジタルフィル
タと、奇数番目のサンプル値からなるサンプル値列を入
力とするディジタルフィルタとを並列に配置しそれぞれ
のフィルタの出力を加算する構成にし、処理速度を半分
にしている。

これに対し、前記ゴースト除去の波形等化回路では、Ｎ
ＴＳＣ方式の場合には伝送帯域４．２ＭＨｚに対し、本
線系のサンプルレートが色副搬送波ｆｓｃ（＝約３．５
８ＭＨｚ）の４倍の４ｆｓｃ（＝約１４．３２ＭＨｚ）
が用いられているので、この場合には本線系のサンプル
値から折り返しの影響なく補正値を求めることができる
。また、これに用いる前記ディジタルフィルタは、サン
プル値列を直並列変換することなく直接処理する構成と
なっている。

よって、前記ＭＵＳＥ方式の波形等化回路と前記ゴース
ト除去のための波形等化回路とでは、補正値を求めるサ
ンプル値のレート、ディジタルフィルタの構成が異なる
ために同一の回路で両方に適用することが困難であった
。

本発明の目的は、ＭＵＳＥ方式のサンプル値伝送におけ
る伝送歪みの補正、およびＮＴＳＣ方式などにおけるゴ
ースト障害の補正に共用可能な波形等化回路を提供する
ことにある。

〔課題を解決するための手段〕

上記目的を達成する手段は、伝送されたテレビジョン信
号を標本化して得られるサンプル値列を入力する第、第
２の入力端子と１本波形等化回路を駆動する第、第２の
クロックを供給するための第、第２のクロック入力端子
と１本波形等化回路のモードを定めるモード切り換え端
子と、前記第１の入力端子から入力されるサンプル値列
を２つの系列の信号に分配する分配器と、前記分配器か
ら出力される第１のサンプル値列を入力とする第１のデ
ィジタルフィルタと、前記分配器から出力される第２の
サンプル値列を入力とする第２のディジタルフィルタと
、前記第、第２のディジタルフィルタを並列接続の構成
にする第１の構成経路と、前記第、第２のディジタルフ
ィルタを直列接続の構成にする第２の構成経路とを設け
、前記モード切り換え端子から導かれるモード信号によ
り経路を選択し、選択した構成から得られる出力を導き
だす構成選択手段と、前記構成選択手段から得られる出
力を前記第２の入力端子から導かれるサンプル値列に加
算する加算器とを具備し、少なくとも前記分配器、およ
び第、第２のディジタルフィルタに、前記第１のクロッ
ク入力端子から入力する第１のクロックを供給すると共
に、前記第２のクロック入力端子から入力する第２のク
ロックを前記分配器に供給することにより達成できる。

〔作用〕

上記波形等化回路を、ＭＵＳＥ方式におけるサンプル値
開干渉を等化する波形等化回路として用いる場合、第１
の入力端子には伝送されたＭＵＳＥ信号を３２．４ＭＨ
ｚで標本化したサンプル値列を、第２の入力端子には１
６．２ＭＨｚで標本化したサンプル値列を入力する。第
１のクロック入力端子には１６　、２ＭＨｚのクロック
を、第２のクロック入力端子には３２．４ＭＨｚのクロ
ックを供給する。モード切り換え端子には、構成選択手
段が第１の構成経路を選択するモード信号を供給する。

分配器は、第２のクロック入力端子からのクロックで、
第１の入力端子から導かれるサンプル値を一方には偶数
クロック、もう一方には奇数クロックの遅延を与えて分
配し、第１のクロック入力端子からのクロックで再保持
した後、第１、第２のディジタルフィルタに出力する。

よって、分配器から出力される第、第２のサンプル値列
は、偶数番目からなるサンプル値列と、奇数番目からな
るサンプル値列との２相に直並列変換できる。先のモー
ド信号は、各々のディジタルフィルタの出力を加算する
並列接続の構成にし、ｆｌ　（Ｚ）＋ｆ２　（Ｚ）（ｆｌ（Ｚ）は第１のディジタルフィルタの伝達関数ｆ２（Ｚ）は第２のディジタルフィルタの伝達Ｚ””＝
−ｊ　２ｎｆ　Ｔ、Ｔ＝１／　１６．２ＭＨｚ）なる伝
達関数が得られるようにする。よって、構成選択手段か
らは、３２．４ＭＨｚのレートのサンプル値から求めた
１６．２ＭＨｚのレートの補正値が出力され、加算器に
おいて第２の入力端子から導かれるサンプル値列に加算
される０以上のことから、第２の入力端子から供給され
るサンプル値に含まれる歪み分が除去でき、ＭＵＳＥ方
式における波形等化回路が構成できる。

一方、本波形等化回路を、Ｎ　Ｔ　Ｓ−Ｃ方式における
ゴースト除去の波形等化回路として用いる場合、第、第
２の入力端子には、伝送されたＮＴＳＣ信号を１４．３
２ＭＨｚで標本化したサンプル値列が入力される。第、
第２のクロック入力端子には、１４．３２ＭＨｚのクロ
ックを供給する。

モード切り換え端子には、構成選択手段が第２の構成経
路を選択する論理モード信号を供給する。

よって、分配器から出力される第、第２のサンプル値列
には、入力と同じ系列の信号が得られる。

を第１のディジタルフィルタに供給する直列接続の構成
にフィルタを切り換え。

ｆ　１　（Ｚ）　＋Ｚ−’　・ｆ２（Ｚ）または、Ｚ−
“・ｆｌ　（Ｚ）　十ｆ２　（Ｚ）（Ｎは第１のディジ
タルフィルタのタップ数Ｍは第２のディジタルフィルタ
のタップ数ｆｌ（Ｚ）は第１のディジタルフィルタの伝
達関数ｆ２（Ｚ）は第２のディジタルフィルタの伝達関数Ｚ−”＝−ｊ　２ｎｆＴ、Ｔ＝１／１４．３２ＭＨｚ）
なる伝達関数が得られるようにする。これにより。

第、第２のディジタルフィルタのタップが直列に接続さ
れた形の伝達関数が得られる。よって。

構成選択手段の出力には、ディジタルフィルタの入力と
同じレートの補正値が得られ、加算器において第２の入
力端子から導かれるサンプル値列に加算される。以上の
ことから、ＮＴＳＣ方式におけるゴースト除去の波形等
化回路が構成できる。

よって、ＭＵＳＥ方式のサンプル値開干渉の補正、およ
びＮＴＳＣ方式のゴースト除去の両方に共用できる波形
等化回路を実現できる。

〔実施例〕

以下、本発明の一実施例を第１図を用いて説明する。第
１図において、１は第１の入力端子、２は分配器、３は
第１のディジタルフィルタ、４は第２のディジタルフィ
ルタである。この第、第２のディジタルフィルタは、Ｎ
およびＭタップ（Ｎ、Ｍは整数で、位相特性に対する補
正範囲で定められる）の非巡回型の構成であり、本実施
例では、説明を簡略化するため各々４タツプとして説明
する。５は第１のスイッチ回路、６は第２のスイッチ回
路、７は第１の加算器、８は第２の入力端子、９は第１
の遅延線、１０は第２の遅延線、１１は第３のスイッチ
回路、１２は第２の加算器、１３は等化されたサンプル
値を出力する出力端子、１４は第１のクロック入力端子
、１５は第２のクロック入力端子、１６はモード切り換
え端子であり、２０１から２０４は分配器２を構成する
フィリップ・フロップ（以下、ＦＦと略記する）、３０
１から３０４は第１のディジタルフィルタを構成する係
数器、３０５から３０９は第１のディジタルフィルタを
構成するＦＦ、３１０から３１３は第１のディジタルフ
ィルタを構成する加算器、４０１から４０４は第２のデ
ィジタルフィルタを構成する係数器、４０５から４０８
は第２のディジタルフィルタを構成するＦＦ、４０９か
ら４１１は第２のディジタルフィルタを構成する加算器
である。

まず、ＭＵＳＥ方式におけるサンプル値開干渉を等化す
る波形等化回路として用いる場合について説明する。第
１の入力端子１には、伝送されたＭＵＳＥ信号を３２　
、４　Ｍ　Ｈｚで標本化し、Ｋｂｉｔ（Ｋは整数で、振
幅特性に対する補正範囲で定められる）に量子化したデ
ィジタルの第１のサンプル値列が入力される。第２の入
力端子８には、前記ＭＵＳＥ信号を１６．２ＭＨｚで標
本化し、Ｌｂｉｔ（Ｌは整数で、等化回路以降の信号処
理に要する量子化精度で定められ、ＬｊＫである）に力
される。第１のタロツク入力端子１４には１６゜２　Ｍ
　Ｈｚのクロックが入力され１分配器２を構成するＦＦ
２０１，２０２のクロック入力に与えられる。第２のク
ロック入力端子１５には３２．４Ｍ　Ｈｚのクロックが
入力され１分配器２を構成するＦＦ２０３，２０４、第
１のディジタルフィルタ３を構成するＦＦ３０５から３
０９、第２のディジタルフィルタ４を構成するＦＦ４０
５から４０８、第、第２の遅延線９，１０のクロック入
力に与えられる。

第１の入力端子１から入力する前記第１のサンプル値列
は、分配器２の入力に与えられＦＦ２０１でラッチされ
、その出力はＦＦ２０２゜２０４の入力に接続される。

また、ＦＦ２０２の出力は、ＦＦ２０３の入力と接続さ
れる。

ここで、第１のサンプル値列を、Ｄ　（０）　、　Ｄ（
１）、Ｄ　（２）、Ｄ　（３）、　・・・　（サンプル
値の間隔は３２．４ＭＨｚの周期で、かっこ内の数字は
時刻を表す）と表すと、標本化周波数が半分である第２
のサンプル値列は、Ｄ　（０）　、　Ｄ（２）、・・・
　（サンプル値の間隔は１６．２ＭＨｚの周期、なお、
第、第２のサンプル値では、旦子化数も異なるが同一の
アナログ信号のサンプル値であるということから同じ記
号を用いて表現する。）となる、この場合、分配器２の
ＦＦ２０１で１サンプル期間（３２，４ＭＨｚの１周期
）遅延した系列の信号は、Ｄ　（−１）　、Ｄ　（０）
　、Ｄ（１）、Ｄ　（２）、・・・と表すことができ、
ＦＦ２０２の出力では、Ｄ　（−２）　、　Ｄ　（−１
）　、　Ｄ（０）、Ｄ　（１）、　　・・・とさらに１
サンプル期間遅延した系列の信号が得られる。ＦＦ２０
３゜２０４では、１６．２ＭＨｚのクロックでラッチす
るので、各々のＦＦは入力するサンプル値を１つ飛ばし
で取り込むことになり、ＦＦ２０４の出力にＤ　（−２
）　、　Ｄ　（０）　、　・・・　（サンプル値の間隔
は１８．２ＭＨｚの周期）なる系列の信号が得られ、Ｆ
Ｆ２０３（７）出力４：＋；１Ｄ（−１）、Ｄ（１）、
・・・となる系列の信号を得ることができる。よって、
入力する第１のサンプル値列を偶力の信号に分配するこ
とができる。

ＦＦ２０３の出力は、第１のディジタルフィルタ３に供
給され、これを構成する係数器３０１がら３０４の入力
に接続される。この係数器３０１から３０４は、フィル
タの特性を定めるタップ係数が与えられ、各々の入力に
この係数を乗じて出力する。これらの係数器からの出力
、およびＦＦ３０５に入力する信号は、ＦＦ３０５から
３０８と加算器３１０から３１３によって順次加算され
る。これにより、タップ係数により定められた特性のフ
ィルタを通過した信号が得られ、その結果はＦＦ３０９
から出力される。

また、ＦＦ２０４の出力は、第２のディジタルフィルタ
４に供給され、先と同様に係数器４０１から４０４．Ｆ
Ｆ４０５から４０７、および加算器４０９から４１１に
より積和演算の処理を受け、係数器４０１から４０４に
与えられたタップ係数で定められた特性のフィルタを通
過した信号がＦＦ４０８から出力される。

なお、これらのタップ係数は、伝送されたテレビジョン
信号の垂直帰線期間に多重されている波形等化用の基準
信号のサンプル値から伝送路の歪みを求め、この歪みを
打ち消すためのフィルタの特性を算出する計算機から与
えることができる。

この第１のディジタルフィルタ３を通過した信号は、第
１の加算器７の一方の入力に与えられ、第２のディジタ
ルフィルタ４を通過した信号は、第、第２のスイッチ回
路５，６の各々の一方の入力に与えられる。第、第２の
スイッチ回路５゜６の各々の他方の入力にはディジタル
値のゼロが与えられる。第１のスイッチ回路５の出力は
、第１のディジタルフィルタ３のＦＦ３０５の入力と接
続される。第２のスイッチ回ｗ！６の出力は、第１の加
算器７の他方の入力に接続される。

また、第１の遅延線９の入力は第２の入力端子と接続さ
れ、その出力は第２の遅延線１０の入力、および第３の
スイッチ回路１１の一方の入力と接続される。第３のス
イッチ回路１１の他方の入力には、第２の遅延線１０の
出力と接続され、その出力は第２の加算器１２の一方の
入力と接続される。第２の加算器１２の他方の入力は、
第１の加算器７の出力と接続され、その出力は出力端子
１３と接続される。

モード切り換え端子１６から入力するモード信号は、第
、第２．第３のスイッチ回路５．６゜１１の制御入力に
与えられ、第１のスイッチ回路５はディジタル値のゼロ
を、第２のスイッチ回路６は第２のディジタルフィルタ
４の出力を、第３のスイッチ回路１１は第１の遅延線９
の出力を出力するように制御する。よって、ＦＦ３０５
は、加算器３１０に常にゼロを与えるので第１のディジ
タルフィルタ３は分配器２からの信号のみを処理するこ
とになり、第、第２のディジタルフィルタ３，４各々の
出力は第１の加算器７で加算される並列接続の構成とな
る。

また、遅延線９は、この構成における補正系との遅延時
間差を補償するものである。本実施例では、フィルタの
タップ中心を係数器４０３の位置とすると、第１の入力
端子から係数器４０３を介すればよいので、この場合筒
１の遅延線９に必要な遅延は１６．２ＭＨｚのサンプル
間隔で３サンプル分の遅延である。

今、この係数器４０１にｋＯ１係数器４０２にに２、係
数器４０３にに４　（タップ中心）、係数器４０４にに
６、係数器３０１にｋｌ、係数器３０２にに３、係数器
３０３にに５、係数器３０４にに７なる係数を与えた場
合に以上のことから、第２のサンプル値列Ｄ　（０）　
、　Ｄ　（２）　、　Ｄ　（４）　。

・・の例えばＤ（０）が第２の加算器１２に入力する時
刻に到来する補正信号Ｃ（０）は、Ｃ（０）＝ｋＯ・Ｄ
　（−４）＋ｋｌ・Ｄ（−３）＋に２・Ｄ（−２）＋に
３・Ｄ（−１）＋に４・Ｉ）（Ｑ）　　＋に５・Ｄ（１
）＋に６・Ｄ　（２）　　＋に７・Ｄ（３）となる。こ
れは、サンプル間隔が１６．２ＭＨｚで、タップ中心の
係数に４にＤ（０）が乗じられる３２．４ＭＨｚのサン
プル値列とタップ係数との積和演算結果であり、Ｄ（０
）に対する補正信次に、ＮＴＳＣ方式におけるゴースト
除去のための波形等化回路として用いる場合について説
明する。この場合、第１の入力端子１には、伝送された
ＮＴＳＣ信号を１４．３２ＭＨｚで標本化し、Ｋｂｉｔ
に量子化したディジタルの第１のサンプル列が入力され
る。第２の入力端子８には、前記ＮＴＳＣ信号を同様に
１４．３２ＭＨｚで標本化し、Ｌｂｉｔに量子化したデ
ィジタルの第２のサンプル値列が入力される。第、第２
のクロック入力端子１４．１５には、同じ１４．３２Ｍ
Ｈｚを入力される。

これにより１分配器２を構成するすべてのＦＦに供給さ
れるクロックは、１４．３２ＭＨｚとなる。ここで分配
器２の入力する第１のサンプル値列を先と同様に、ａ　
（０）　、　ａ　Ｄ）　、　ｄ　（２）　。

ｄ　（３）　、　　・・・（サンプル値の間隔は１４．
３２ＭＨｚの周期）と表すと、第１のディジタルフィル
タ３には３サンプル遅延したｄ　（−３）　、　ｄ（−
２）、ｄ　（−１）、ｄ　（０）、・・・の系列ンプル
遅延したｄ　（−２）　、ｄ　（−１）　、ｄ　（０）
。

ｄ　（１）　、　　・・・の系列の信号が導かれ、同一
の系列の信号を与えることができる。

モード切り換え端子１６から入力するモード信号は、第
１のスイッチ回路５が第２のディジタルフィルタの出力
を、第２のスイッチ回路６がディジタル値のゼロを、第
３のスイッチ回路１１が第２の遅延線１０の出力を、各
々の出力に導くように制御する。これにより、第２のデ
ィジタルフィルタ４の出力は第１のディジタルフィルタ
３を構成するＦＦ３０５の入力に導かれ、第１のディジ
タルフィルタ３からの出力が直接筒２の加算器１２に導
かれることになり、第、第２のディジタルフィルタ３，
４が直列接続の構成となる。この際、分配器２から第、
第２のディジタルフィルタ３，４に供給するサンプル値
列間にある１サンプル分の遅延時間差は、第、第２のデ
ィジタルフィルタ３，４が直列に接続される接続部にお
いてＦＦが２段（ＦＦ４０８とＦＦ３０５）挿入される
ように接続することにより補償している。

第２の遅延線１０は、第１の遅延線９の遅延時間との和
で得られる遅延時間で、この構成における補正系との遅
延時間差を補償する。本実施例では、フィルタのタップ
中心を係数器３０１の位置とすると、第１の入力端子１
から係数器３０１を介して第２の加算器１２に至るまで
の７サンプル分の遅延時間を補償すればよい。この場合
、先のことから第１の遅延線９が３サンプル分の遅延を
与えることができるので、第２の遅延線１０は４サンプ
ル分の遅延を与えるものであればよい。

今、係数９４０１にｋｏ、係数器４０２　ニｋ　１、係
数器４０３にに２、係数器４０４にに３、係数器３０１
にに４（タップ中心）、係数器３０２にに５、係数器３
０３にに６．係数器３０４にに７なる係数を与えた場合
に以上のことから、第２のサンプル値列ｄ　（０）　、
　ｄ　（１）　、　ｄ　（２）　、　ｄ（３）、・・・
（サンプル値の間隔は、１４．３２Ｍ　Ｈｚの周期）の
例えばｄ　（０）が第２の加算器１２に入力する時刻に
到来する補正信号ｃ（０）は、ｃ（０）＝ｋＯ・ｄ　　（−４）＋ｋｌ　　・ｄ　　（
−３）＋に２　・ｄ（−２）＋に３　・ｄ（−１）＋に
４　・ｄ　　（０）　　　＋に５　・ｄ　（１）＋に６
　・ｄ　　（２）　　　＋に７　・　ｄ　（３）となる
。これは、サンプル間隔が１４．３２ＭＨｚで、タップ
中心の係数に４にｄ　（０）が乗じられる１４．３２Ｍ
Ｈｚのサンプル値列とタップ係数との積和乗算結果であ
り、ｄ　（０）に対する補正信号が得られたこととなる
。

よって、本実施例によればＭＵＳＥ方式のサンプル値伝
送における伝送歪みの補正、およびＮＴＳＣ方式におけ
るゴースト障害の補正に共用可能な波形等化回路を実現
できる。これにより、ＭＵＳＥ方式の受信機、ＮＴＳＣ
方式の受信機、ＭＵＳＥ／ＮＴＳＣ共用受信機などの多
システムに適用することができ、本発明の波形等化回路
をＬＳＩ化した際においても、量産効果を得やす＜ＬＳ
Ｉの製造コスト低減が図れるという利点がある。

次に、本発明の他の実施例を第１図、第２図を用いて説
明する。第１図において、第２の遅延線１０を除くその
他の部分の設定は、先の実施例と同じである。

よって、本実施例においても第、第２のディジタルフィ
ルタ３，４のを並列接続の構成、すなわちＭＵＳＥ方式
におけるサンプル短間干渉の補正に適用する場合は、先
の実施例と同様である。

本実施例の特徴は、第１図においてモード信号により第
、第２のディジタルフィルタ３，４を直列接続の構成、
すなわちＮＴＳＣ方式などのゴースト除去に適用する場
合において、第２の入力端子８から出力端子１３に至る
までの遅延時間を、第、第２のディジタルフィルタ３，
４のタップ数の和に選ぶことにある。本実施例の場合で
は。

先の設定により第、第２のディジタルフィルタ３．４が
各々４タツプ、第１の遅延線９の遅延時間が３サンプル
分となっているので、第２の遅延線１０に５サンプル分
の遅延を定めることにより設定できる。

本実施例によれば、ディジタルフィルタを直列接続する
モードにおいて、本波形等化回路を複数個接続すること
により補正フィルタのタップ長を増加させることができ
る。

これについて第２図を用いて説明する。第２図において
、１７はＮＴＳＣ信号を１４．３２ＭＨｚで標本化し、
Ｌｂｉｔに量子化したディジタルのサンプル値列の入力
端子、１８は１４．３２ＭＨｚのクロックの入力端子、
１９はモード信号の入力端子、２０は第３の遅延線、２
１は第３の加算器、２２は出力端子、２３．２４は第１
図の構成からなる第、第２の波形等化回路である。

入力端子１７より入力するサンプル値列は、第３の遅延
線２ｏの入力に与えられると共に、その上位Ｋｂｉｔ（
Ｋ≦Ｌ）が第、第２の波形等化回路２３．２４各々の第
１の入力端子ＬＡ、ＩＢに与えられる。入力端子１８か
ら入力する１４゜３２ＭＨｚのクロックは第、第２の波
形等化回路２３．２４の第、第２のクロック入力端子１
４Ａ、１４Ｂ、１５Ａ、１５Ｂに与えられる。

入力端子１９から入力するモード信号は、第１゜第２の
波形等化回路２３．２４のモード切り換え端子１６Ａ、
１６Ｂに与えられ、第、第２の波形等化回路２３．２４
の内部のフィルタの構成を直列接続の構成とするように
制御する。第１の波形等化回路２３の第２の入力端子８
Ａには、ディジタル値のゼロを与え、その出力端子１３
Ａは、第２の波形等化回路２４の第２の入力端子８Ｂと
接続する。第２の波形等化回路２４の出力端子１３Ｂは
、第３の加算器２１の一方の入力と接続する。第３の加
算器２１の他方の入力には、第３の遅延線２０の出力が
接続され、その出力は出力端子２２と接続される。

ここで、第、第２の波形等化回路２３．２４において、
第１の入力端子１から第２の加算器１２に至る経路でパ
イプライン処理などに起因した遅延時間をｚ−Ｐ　（た
だし、Ｚ−”＝ｅｘｐ　（−ｊ２　［１ｆ　Ｔ）、この
場合のＴは１　／　１４　、３２　Ｍ　Ｈｚである）と
し、第１の波形等化回路２３の補正フィルタの伝達関数
をＦｌ　（Ｚ）＝　　ｋ８　　　　　＋に９　　・ｚ　−
４十に１０・Ｚ−２十ｋｌｌ・ｚ　−３＋ｋ１２　　・　Ｚ−’＋ｋ１３−Ｚ−’＋ｋ１４　　
・　Ｚ−’＋ｋ１５−Ｚ−’とすると、第１の波形等化
回路２３の伝達関数Ｅｌ（Ｚ）は、Ｅｌ　（Ｚ）＝Ｚ−’　・Ｆｌ　（Ｚ）となる。同様に
第２の波形等化回路２４の補正フィルタの伝達関数をＦ２（Ｚ）＝　　ｋｏ　　　　＋ｋｌ・ｚ−’＋に２・
Ｚ−”＋に３・ｚ　−３＋に４・Ｚ−’＋に５・Ｚ−５＋に６−Ｚ−’＋に７−Ｚ−’ とすると、第２の波形等化回路２４の伝達関数Ｅ２（Ｚ
）は、Ｆ２　（Ｚ）＝Ｚ−’　−Ｆ２　（Ｚ）となる。また、
第２の入力端子８の経路の遅延時間は　ｚ−４である。

よって、入力端子１７から第２の波形等化回路２４の出
力端子１３に至るまでの伝達関数Ｅ　（Ｚ）は、Ｅ　（Ｚ）＝Ｚ−”・Ｅｌ　（Ｚ）＋Ｅ２　（Ｚ）＝Ｚ
−’（ｋｏ　　＋ｋｌ・ｚ　−１＋に２　　・　Ｚ−”＋に３　　・　ｚ　−３＋に４　
　・　Ｚ−’＋に５　　・　ｚ　−５＋に６　　・　Ｚ
−’＋に７　　・　ｚ−７＋に８　−　　Ｚ−’＋に９
　−　　Ｚ−’十に１０　・　Ｚ−１０＋　ｋ　１１　
　・　Ｚ−１１十に１２　・　Ｚ−”＋　ｋ　１３　　
・　Ｚ−１３＋ｋ１４−Ｚ−１４＋ｋ１５−Ｚ−１ｓ）
となり、１６タツプの非巡回型ディジタルフィルタの伝
達関数を得ることができる。

第３の遅延線２０は、入力端子１７からこの１６タツプ
に拡張したフィルタのタップ中心を経由して第３の加算
器２２に至るまでの遅延時間を補償するものであり、第
３の加算器２２において補正系からの信号が加算される
ことにより伝送路の歪みの補正が行われる。

なお、ここでは、波形等化回路を２つ接続した場合につ
いて説明を行ったが、２つ以上の接続も可能なことは自
明である。

よって、本実施例においてもＭＵＳＥ方式におけるサン
プル値開干渉の補正と、ＮＴＳＣ方式におけるゴースト
除去の両方に対応可能な波形等化回路を実現でき、先の
実施例と同様な効果を得ることができる。さらに、ＮＴ
’ＳＣ方式におけるゴースト除去においては１本発明の
波形等化回路を複数個組み合わせることにより補正フィ
ルタのタップ長を長く設定できるので、ゴースト除去の
範囲を広げることができ、その性能向上が図れるという
効果が得られる。

なお、本実施例では波形等化回路を構成する第２の加算
器１２から出力端子１３に至る経路に遅延要素がないが
、この経路に遅延要素を含む場合には、第２の遅延線１
０に定める遅延時間をその分減らして設定することで、
本実施例の目的が達成できることも自明である。

次に、本発明の他の実施例を第３図を用いて説明する。

第３図において、２５は第４のスイッチ回路であり、３
１４から３１７は第１のディジタルフィルタ３を構成す
るＦＦ、３１８から３２１は第１のディジタルフィルタ
３を構成する係数器、を構成する加算器、４１２から４
１５は第２のディジタルフィルタ４を構成するＦＦ、４
１６から４１９は第２のディジタルフィルタ４を構成す
る係数器、４０２から４２２は第２のディジタルフィル
タ４を構成する加算器であり、その他は先の実施例と同
様である。

また、各モードにおいて第、第２の入力端子、８に入力
するサンプル値列、第、第２のクロック入力端子に入力
するクロックも先の実施例と同様である。

第４のスイッチ回路２５の一方の入力は分配器２を構成
するＦＦ２０３の出力と接続され、他方の入力には第２
のディジタルフィルタを構成するＦＦ４１５の出力が接
続され、その出力は第１のディジタルフィルタ３を構成
するＦＦ３１４の入力に接続される。また１分配器２を
構成するＦＦ２０４の出力は、第２のディジタルフィル
タ４を構成するＦＦ４１２の入力と接続される。

第、第２のディジタルフィルタ３，４は、入力するサン
プル値列をまずＦＦで１サンプルずっ遅延されるタップ
遅延線（３１４から３１７゜４１２から４１５）に入力
し、各タップからの出力に係数器（３１８から３２１，
４１６から４１９）を接続し、各係数器の出力を加算器
（３２２から３２４．４２０から４２２）で順次加算す
ることにより、先の実施例と同じ非巡回型のフィルタを
構成している。なお、係数器３１８から３２１゜３１４
から３１７に設定されるタップ係数は、先の実施例と同
様に伝送歪みをを打ち消すためのフィルタ特性を求める
計算機から与えられる。

この第１のディジタルフィルタ３の出力は加算器３２４
から、第２のディジタルフィルタ４の出力は加算器４２
２から得られ、各々の出力は第１の加算器７で加算され
る。

モード切り換え端子１６は、第３．第４のスイッチ回路
１、２５の制御入力と接続され、その他の接続は先の実
施例と同様である。

ＭＵＳＥ方式におけるサンプル値開干渉を等化する等化
回路として用いる場合、モード切り換え端子より入力す
るモード信号は、第４のスイッチ回路２５を分配器２か
らの出力を第１のディジタルフィルタ３に供給するよう
に制御し、第、第２のディジタルフィルタを並列接続の
構成にする。

また、第３のスイッチ回路１１は、第１の遅延線９の出
力を第２の加算器１２に供給するように制御される。

ここで、第１の入力端子１から入力するサンプル値列を
、　Ｄ　（０）　、Ｄ　（１）　、Ｄ　（２）　、Ｄ　
（３）。

・・・　（サンプル値間隔は、３２．４ＭＨｚの周期）
とすると、先の実施例と同様に第１のディジタルフィル
タ３には、　Ｄ　（−１）　、　Ｄ　（１）　。

・・　（サンプル間隔は、１６．２ＭＨｚの周期）なる
系列の信号が、第２のディジタルフィルタには、Ｄ　（
−２）　、　Ｄ　（０）　、　　・・・なる系列の信号
が供給できる。　　　　　　≠ また、第１の遅延線９に定める遅延時間は、本実施例の
場合、フィルタのタップ中心を係数器４１７の位置とす
ると１６．２ＭＨｚのサンプル間隔で３サンプル分であ
る。

よって、第１のディジタルフィルタ３の係数器３１８に
に７、係数器３１９にに５、係数器３２０にに３、係数
器３２１にに１なる係数を、第２のディジタルフィルタ
４の係数器４１６にに６、係数器４１７にに４（タップ
中心）、係数器４１８にに２．係数器４１９にｋＯなる
係数を与えた場合、第２の入力端子８から入力するサン
プル値列Ｄ　（０）　、　Ｄ　（２）　、　Ｄ　（４）
　、　　・・・の例えばＤ（０）が第２の加算器１２に
入力する時刻に到来する補正信号Ｃ（０）は、Ｃ（０）＝ｋＯ−Ｄ　（−４）＋ｋｌ・Ｄ（−３）＋に
２・Ｄ　（−２）＋に３・Ｄ（−１）＋に４・Ｄ　（０
）　　＋に５・Ｄ（１）＋に６・Ｄ　（２）　　＋に７
・Ｄ（３）となり、先の実施例と同様の結果が得られる
。

ＮＴＳＣ方式におけるゴースト除去の波形等化回路とし
て用いる場合には、モード信号は、第４のスイッチ回路
２５を第２のディジタルフィルタ４のＦＦ４１５からの
出力を第１のディジタルフィルタ３に供給するように制
御し、第２のディジタルフィルタ４と第１のディジタル
フィルタ３とを直列接続の構成にする。また、第３のス
イッチ回路１１は、第２の遅延線１ｏの出方を第２の加
算器１２に供給するように制御される。

この場合、第１の入力端子１から入力するサンプル値列
ｄ（０）、ｄ（１）、ａ　（２）、ｄ（３）。

・・・　（サンプル間隔は、１４．３２ＭＨｚの周期）
は、第２のディジタルフィルタ４がら入力し、このタッ
プ遅延線を通過して第１のディジタルフィルタ３に与え
られる。

また１本実施例の場合、フィルタのタップ中心を係数器
４１９の位置とすると、第１の入力端子１から係数器４
１９を介し第２の加算器１２に至るまでの遅延時間が６
サンプルとなるので、第２の遅延ｓｌＯに定める遅延時
間は、３サンプルとなる。

よって、第１のディジタルフィルタ３の係数器３２１に
ｋｏ、係数器３０２にに１、係数器３１９にに２、係数
器３１８にに３なる係数を、第２のディジタルフィルタ
４の係数器４１９にに４（タップ中心）、係数器４１８
にに５、係数器４１７にに６、係数器４１６にに７なる
係数を与えた場合、第２の入力端子８から入力するサン
プル値列ｄ　（０）　、　ｄ　（１）　、　ｄ　（２）
　、　　・・・の例えばｄ（０）が第２の加算器１２に
入力する時刻に到来する補正信号ｃ（０）は。

ｃ（０）＝ｋＯ−ｄ　（°−４）＋ｋｌ　・ｄ　（−３
）＋に２・ｄ　（−２）＋に３・ｄ　（−１）＋に４・
ｄ　（０）　　＋に５・ｄ（１）十に６・ｄ　（２）　
　十に７・ｄ（３）となり、この場合も先の実施例と同
様の結果が得られる。

よって１本実施例においてもＭＵＳＥ方式のサンプル値
伝送における伝送歪みの補正、およびＮＴＳＣ方式にお
けるゴースト障害の補正に共用可能な波形等化回路を実
現でき、先の実施例と同様な効果を得ることができる。

また、ゴースト除去用の等化回路として用いる際、等化
回路を複数個接続して使用する用途に本実施例を適用す
る場合には、第２の遅延線１０の遅延時間を５サンプル
と定め、第２の入力端子８から出力端子１３に至るまで
の遅延時間を第１゜第２のディジタルフィルタ３，４の
タップ数の和と等しくすることにより実現できることは
自明である。この場合には、先の実施例と同様に、ゴー
スト除去の補正範囲を広げることが可能になる。

次に、本発明の他の実施例を第４図を用いて説明する０
本実施例は、ゴースト除去の等化回路として用いる際に
、等化回路を複数個接続して使用する用途に対応した波
形等化回路に関するものである。

第１の遅延線９の出力は、第２の加算器１２の人力と接
続される。第２の加算器１２の出力は、第２の遅延線１
０の入力と接続される。第２の遅延線１０の出力は、出
力端子１３と接続される。

モード切り換え端子１６から入力するモード信号は、第
、第２のスイッチ回路５，６の制御入力に与えられ、先
の実施例と同様にスイッチ回路を制御する。その他は、
第１図の実施例と同様である。

本実施例の構成によれば、第２の入力端子８から第２の
加算器１２までの遅延時間は、常に第１゜第２のディジ
タルフィルタ３，４が並列接続の構成にある場合の第１
の入力端子１からタップ中心を介し第２の加算器１２に
至るまでの遅延時間と等しくなる。また、第２の入力端
子８から出力端子１３までの遅延時間は、常に第、第２
のディジタルフィルタ３，４のタップ数の和と等しくな
る。

よって、ＭＵＳＥ方式におけるサンプル値開干渉を補正
する等化回路として用いる場合には、第２の加算器１２
の入力において、第２の入力端子８から入力するサンプ
ル値と補正フィルタから出力される補正値との位相が合
うので正しく補正が行える。

また、ゴースト除去の等化回路として用いる場合には、
第２図の実施例のように各端子を接続して用いる。よっ
て、本実施例の等化回路を２つ以上の複数にわたって接
続する場合には、その出力端子１３は次段の等化回路の
第２の入力端子８と接続され、前段の第２の加算器１２
から次段の第２の加算器１２に至る経路に、第、第２の
遅延線９，１０が直列に挿入されることになる。したが
って、前段の第２の加算器１２から次段の第２の加算器
１２に至るまでの遅延時間は、第、第２のディジタルフ
ィルタ３，４のタップ数の和と等しくでき、複数接続に
よる補正フィルタのタップ長の伸長を実現できる。

よって、本実施例においても、先の実施例と同様に等化
回路の共用化を実現でき、同様の効果を得ることができ
る。また、遅延線の切り換え制御を必要としないので、
モード切り換えの制御を簡単にできる利点もある。

なお１本実施例では、補正系の構成を第１図の実施例の
構成を例に説明を行ったが、第３図の実施例の補正系と
の組合せも可能なことは明らかである。

また、以上の説明では、ＭＵＳＥ方式とＮＴＳＣ方式と
の場合について説明を行ったが、ＭＵＳＥ方式の伝送路
等化モードにおいては、補正信号を２倍のオーバーサン
プリングしたサンプル値から求めて等化を行うような他
のシステムに適用することも可能であり、また、ゴース
ト除去の等化モードにおいては、ＰＡＬ方式などの他の
テレビジョン方式のゴースト除去回路として利用するこ
とも可能である。

〔発明の効果〕

本発明によれば、ＭＵＳＥ方式に見られるようなサンプ
ル値開干渉の補正、およびＮＴＳＣ方式などに見られる
ゴースト障害の除去の両方に共用可能な波形等化回路を
実現できる。よって、ＭＵＳＥ方式の受信機、ＮＴＳＣ
方式の受信機、ＭＵＳＥ／ＮＴＳＣ共用受信機などの多
システムに利用できるので、ＬＳＩ化において量産効果
が得やすく、ＬＳＩの製造コストの低減が図れるといっ
た効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図。第２図は本発明の一応用例を示すブロック図、第３図は
本発明の他の実施例を示すブロック図、第４図は本発明
の他の実施例を示すブロック図である。１・・・第１の入力端子、２・・・分配器、３・・・第
１のディジタルフィルタ。４・・・第２のディジタルフィルタ、５・・・第１のスイッチ回路、６・・・第２のスイッチ回路、７・・・第１の加算器、　８・・・第２の入力端子、９
・・・第１の遅延線、１０・・・第２の遅延線、１１・
・・第３のスイッチ回路、１２・・・第２の加算器、１３・・・出力端子、１４・
・・第１のクロック入力端子、１５・・・第２のクロック入力端子、１６・・・モード切り換え端子、２５・・・第４のスイッチ回路。第　４　虐

Claims

【特許請求の範囲】

（１）歪みをもったテレビジョン信号を補正する波形等
化回路において、少なくとも伝送されたテレビジョン信
号を標本化して得られるサンプル値例を入力する第１、
第２の入力端子と、第１、第２のクロック入力端子と、
モード切り換え端子と、前記第１の入力端子から入力さ
れるサンプル値列を２つの系列の信号に分配する分配器
と、前記分配器から出力される第１のサンプル値列を入
力とする第１のディジタルフィルタと、前記分配器から
出力される第２のサンプル値列を入力とする第２のディ
ジタルフィルタと、前記第１、第２のディジタルフィル
タを並列接続の構成にする第１の構成経路と、前記第１
、第２のディジタルフィルタを直列接続の構成にする第
２の構成経路とを設け、前記モード切り換え端子から導
かれるモード信号により経路を選択し、選択した構成か
ら得られる出力を導きだす構成選択手段と、前記構成選
択手段から得られる出力を前記第２の入力端子から導か
れるサンプル値列に加算する加算器とを具備し、少なく
とも前記分配器、および第１、第２のディジタルフィル
タに、前記第１のクロック入力端子から入力する第１の
クロックを供給すると共に、前記第２のクロック入力端
子から入力する第２のクロックを前記分配器に供給する
事を特徴とする波形等化回路。
（２）テレビジョン信号の歪みを補正する波形等化回路
において、少なくとも伝送されたテレビジョン信号を標
本化して得られるサンプル値列を入力する第１、第２の
入力端子と、第１、第２のクロック入力端子と、モード
切り換え端子と、波形等化されたサンプル値列の出力端
子と、前記第１の入力端子から入力されるサンプル値列
を２つの系列の信号に分配する分配器と、前記分配器か
ら出力される第１のサンプル値列を入力とする第１のデ
ィジタルフィルタと、前記分配器から出力される第２の
サンプル値列を入力とする第２のディジタルフィルタと
、前記第１、第２のディジタルフィルタを並列接続の構
成にする第１の構成経路と、前記第１、第２のディジタ
ルフィルタを直列接続の構成にする第２の構成経路とを
設け、前記モード切り換え端子から導かれるモード信号
により経路を選択し、選択した構成から得られる出力を
導きだす構成選択手段と、前記構成選択手段から得られ
る出力を前記第２の入力端子から導かれるサンプル値列
に加算する加算器とを具備し、前記出力端子から前記加
算器の出力を導き出すようにすると共に、少なくとも第
２の構成経路を選択する場合には、前記第２の入力端子
から前記出力端子に至るまでの遅延時間を前記第１、第
２のディジタルフィルタのタップ数の総和の遅延時間と
等しくすることを特徴とする波形等化回路。
（３）前記第２の入力端子に接続する第１の遅延線と、
前記第１の遅延線の出力と接続する第２の遅延線と、前
記第１、第２の遅延線の出力を入力とするスイッチ回路
を設け、前記スイッチ回路の出力を前記加算器の入力と
接続し、前記モード入力端子から入力するモード信号が
前記第１の構成経路を選択する指示をする場合に前記第
１の遅延線の出力を、前記第２の構成経路を選択する場
合に前記第２の遅延線の出力を選択するようにスイッチ
回路を制御すると共に、前記第１の遅延線の遅延時間を
前記第１の入力端子から前記第１の構成におけるタップ
中心を介し前記加算器に至るまでの遅延時間と等しくし
、前記第２の遅延線により前記第２の入力端子から前記
出力端子までの遅延時間を前記第１、第２のディジタル
フィルタのタップ数の総和と等しくなるようにすること
を特徴とする特許請求の範囲第２項記載の波形等化回路
。
（４）前記第２の入力端子から前記加算器に至る経路に
配置する第１の遅延線と、前記加算器から出力端子に至
る経路に配置する第２の遅延線とを具備し、前記第１の
遅延線の遅延時間を前記第１の入力端子から前記第１の
構成におけるタップ中心を介し前記加算器に至るまでの
遅延時間と等しくし、前記第２の遅延線により前記第２
の入力端子から前記出力端子までの遅延時間を前記第１
、第２のディジタルフィルタのタップ数の総和と等しく
なるようにすることを特徴とする請求項２記載の波形等
化回路。