JPH0225071A - 絶縁ゲート型静電誘導サイリスタ - Google Patents
絶縁ゲート型静電誘導サイリスタInfo
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- JPH0225071A JPH0225071A JP17439288A JP17439288A JPH0225071A JP H0225071 A JPH0225071 A JP H0225071A JP 17439288 A JP17439288 A JP 17439288A JP 17439288 A JP17439288 A JP 17439288A JP H0225071 A JPH0225071 A JP H0225071A
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- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、絶縁ゲート型静電誘導サイリスタ（以下ＭＩ
Ｓ型ＳＩサイリスタと略す）に関する。
Ｓ型ＳＩサイリスタと略す）に関する。
ＳＩサイリスタは、ＰＩＮダイオードに制御用のゲート
を設けた構造を有しており、電流の制御はチャネル中に
生じる電位障壁の制御によって打うので、ゲート構造と
しては接合型ゲートに限らず、絶縁型（ＭＩＳ型）ゲー
トも可能である。
を設けた構造を有しており、電流の制御はチャネル中に
生じる電位障壁の制御によって打うので、ゲート構造と
しては接合型ゲートに限らず、絶縁型（ＭＩＳ型）ゲー
トも可能である。
ＭＩＳ型ＳＩサイリスタは、例えば特開昭５９−４６０
６６号公報において開示されており、その構成と動作が
詳細に説明されている。その構造例を第３図に示す。第
３図は絶縁ゲートがシリコン層内に埋め込まれた。埋め
込みデート型について示してｂる。電流はカソード［ｗ
（３）からアノード電極あに流れ、ゲート電極田に印加
する電圧によシ制御される。すなわち、ゲート電極羽に
正の電圧が加えられ、絶ｇｋ膜詞とＰ型ベース領域あの
界面に反転、習が形成され、カソードｎよシ図中人−Ａ
’に沿って１子が流れる。
６６号公報において開示されており、その構成と動作が
詳細に説明されている。その構造例を第３図に示す。第
３図は絶縁ゲートがシリコン層内に埋め込まれた。埋め
込みデート型について示してｂる。電流はカソード［ｗ
（３）からアノード電極あに流れ、ゲート電極田に印加
する電圧によシ制御される。すなわち、ゲート電極羽に
正の電圧が加えられ、絶ｇｋ膜詞とＰ型ベース領域あの
界面に反転、習が形成され、カソードｎよシ図中人−Ａ
’に沿って１子が流れる。
一方、図中Ｂ−Ｂ’ｇはズ伝層が形成されないため、通
常の動作では電流は流れないが、アノード電流がしきい
値電流（フッチアツブ電流）以上になると、Ｂ −Ｂ’
に沿ってＮＰＮＰ構造の寄生サイリスタが導通ずるラッ
チアップ現象が発生する。
常の動作では電流は流れないが、アノード電流がしきい
値電流（フッチアツブ電流）以上になると、Ｂ −Ｂ’
に沿ってＮＰＮＰ構造の寄生サイリスタが導通ずるラッ
チアップ現象が発生する。
この現象は、ｒ型アノード領域Ｗよシ注入されたホーρ
が、Ｐ型ベース領域あに流れて、丈カソード領ｔ１．３
２とＰ型ベース領域のＮ”Ｐ接合を順バイアスして、Ｎ
＋カソード頭須坂、Ｐ型ベース領域あ、Ｎ型チャネル領
域Ｉにより形成されるＮ＋ＰＮ）ヲンゾスタをオンさせ
、継カソードより注入 された電子がＮｍチャネ／Ｉ／
領域に流れて、ＮＰ＋接合を順バイアスして、Ｐ＋アノ
ード領域、ｆチャネｆｉ／ｆＪｉ域、Ｐベース領域によ
って形成されるＰ”ＮＰ）フンジスタをオンさせて、
Ｎ＋Ｐ Ｎ ）ヲンジスタとＰＮＰ）フンゾスタが互い
に正帰還をかけあうサイリスタ現象である。
が、Ｐ型ベース領域あに流れて、丈カソード領ｔ１．３
２とＰ型ベース領域のＮ”Ｐ接合を順バイアスして、Ｎ
＋カソード頭須坂、Ｐ型ベース領域あ、Ｎ型チャネル領
域Ｉにより形成されるＮ＋ＰＮ）ヲンゾスタをオンさせ
、継カソードより注入 された電子がＮｍチャネ／Ｉ／
領域に流れて、ＮＰ＋接合を順バイアスして、Ｐ＋アノ
ード領域、ｆチャネｆｉ／ｆＪｉ域、Ｐベース領域によ
って形成されるＰ”ＮＰ）フンジスタをオンさせて、
Ｎ＋Ｐ Ｎ ）ヲンジスタとＰＮＰ）フンゾスタが互い
に正帰還をかけあうサイリスタ現象である。
ラッチアップ現象が発生すると、電流はＢ −８’に沿
って流れる之め、ゲート電圧によってアノード電流を制
御できなくなるので、フッチアツブ電流をできるだけ大
きくする必要があるが、第３図の従来例の構成ではＢ
−Ｂ’に沿ってｆｐＮｆ構造が必ず存在するので、ラッ
チアップ現象の抑制には限界がちる。
って流れる之め、ゲート電圧によってアノード電流を制
御できなくなるので、フッチアツブ電流をできるだけ大
きくする必要があるが、第３図の従来例の構成ではＢ
−Ｂ’に沿ってｆｐＮｆ構造が必ず存在するので、ラッ
チアップ現象の抑制には限界がちる。
そこで本発明の課題は、従来の形式のＭｒＳ型Ｓｒサイ
リスタに比べて、フッチアツブ電流を大きくすることが
可能なＭＩＳ型ＳＩサイリスタを搗供することである。
リスタに比べて、フッチアツブ電流を大きくすることが
可能なＭＩＳ型ＳＩサイリスタを搗供することである。
上記課題を解決するため１本発明は切シ込みゲート型の
ＭＩＳ型ＳＩサイリスタにおいて、？型カソード領域を
カソード！！極下および溝の側壁にゲートＷｔ極上面ま
で設け、ベース領域についてはゲート絶Ｒ膜との界面の
反転層が形成される領域にｒＡｖ！する部分をｒ型ベー
ス領域としたことを特徴とする。
ＭＩＳ型ＳＩサイリスタにおいて、？型カソード領域を
カソード！！極下および溝の側壁にゲートＷｔ極上面ま
で設け、ベース領域についてはゲート絶Ｒ膜との界面の
反転層が形成される領域にｒＡｖ！する部分をｒ型ベー
ス領域としたことを特徴とする。
上記構成によシ、Ｎ＋型カソード、Ｐ型ベース、ｒ型チ
ャネル、Ｐ＋型アノードで構成されるＮ＋ＰＮ”−Ｐ坪
イリスタは、Ｐ型ベース領域がゲート酸化膜とＰ＋型ベ
ース領域に囲まれるため、Ｐ＋アノードから注入される
ホールによりＮカソード端のＮ”Ｐ接合が順バイアスさ
れる現象を抑制することが可能になり、ラッチアップ現
象を抑制することができる。
ャネル、Ｐ＋型アノードで構成されるＮ＋ＰＮ”−Ｐ坪
イリスタは、Ｐ型ベース領域がゲート酸化膜とＰ＋型ベ
ース領域に囲まれるため、Ｐ＋アノードから注入される
ホールによりＮカソード端のＮ”Ｐ接合が順バイアスさ
れる現象を抑制することが可能になり、ラッチアップ現
象を抑制することができる。
以下、本発明を実施例に基づｈて詳細に説明する。
第１図は、本発明に係る絶縁ゲート型ｓｒサイリスクの
一実施例を示す断面図で、ゲート電嘩３は切シ込みゲー
ト構造を有しておシ、電子はｒ型カソード領域２よりＰ
型ベース領域５とゲート絶縁膜４の界面に生ずる反転層
をＡ−Ａ’に沿って流れるノーマリ−オフ型（エンハン
スメント型２で、チャネル抵抗りと固有の伝達コンダク
タンスＧｍの積が、主動作領域において工以上となるよ
うに諸寸法および不純物濃度を選定したことｈＣよシ、
不飽和型の主電流が流れることを特徴としたＭ Ｉ Ｓ
型ＳＩサイリスタである。
一実施例を示す断面図で、ゲート電嘩３は切シ込みゲー
ト構造を有しておシ、電子はｒ型カソード領域２よりＰ
型ベース領域５とゲート絶縁膜４の界面に生ずる反転層
をＡ−Ａ’に沿って流れるノーマリ−オフ型（エンハン
スメント型２で、チャネル抵抗りと固有の伝達コンダク
タンスＧｍの積が、主動作領域において工以上となるよ
うに諸寸法および不純物濃度を選定したことｈＣよシ、
不飽和型の主電流が流れることを特徴としたＭ Ｉ Ｓ
型ＳＩサイリスタである。
主要電流通路以外のＢ −８’の構成はｔＰ＋頴ｐ＋
ｈサイリスタ構成となっているが、Ｐ＋型ベース領域５
は、高濃度不純物領域となっておシ、Ｎ”Ｐ＋接合によ
って電子にとってより高い電位障壁が形成されるため、
１ｅ Ｐ” ＩＰＨＦで形成されるＮ Ｐ Ｎ トブン
ジスタの電流増幅率αＫＰＭは小さく、サイリスタ動作
、すなわち、ラッチアップ現象が抑制されるｄｌ造にな
っている。
ｈサイリスタ構成となっているが、Ｐ＋型ベース領域５
は、高濃度不純物領域となっておシ、Ｎ”Ｐ＋接合によ
って電子にとってより高い電位障壁が形成されるため、
１ｅ Ｐ” ＩＰＨＦで形成されるＮ Ｐ Ｎ トブン
ジスタの電流増幅率αＫＰＭは小さく、サイリスタ動作
、すなわち、ラッチアップ現象が抑制されるｄｌ造にな
っている。
また、Ａ −Ａ’にはＮ”Ｐ ｒｆ’＋構成のサイリス
タが形成されるが、Ｐ型ベース領域５はゲート絶縁膜４
を介して正のゲート電圧によって誘起される反転層幅の
例えば数倍程度に限定させることが可能なため、伝達コ
ンダクタンスＧｍが大きく、炉型カソード領域の幅を小
さくできるので、ラッチアップ現象が抑制される。
タが形成されるが、Ｐ型ベース領域５はゲート絶縁膜４
を介して正のゲート電圧によって誘起される反転層幅の
例えば数倍程度に限定させることが可能なため、伝達コ
ンダクタンスＧｍが大きく、炉型カソード領域の幅を小
さくできるので、ラッチアップ現象が抑制される。
以下にラッチアップ現象の抑制についてより詳細に説明
する。第３図に示す従来例において、ラッチアップ現象
はＰ＋型アノード領域ｌよ〕Ｎ型チャネル領域Ｉに注入
されたホールがＰ型ベース領域あに流れて炉型カソード
澄とＰ型ベース領域あのＮＰ接合を順バイアスすること
により発生する。
する。第３図に示す従来例において、ラッチアップ現象
はＰ＋型アノード領域ｌよ〕Ｎ型チャネル領域Ｉに注入
されたホールがＰ型ベース領域あに流れて炉型カソード
澄とＰ型ベース領域あのＮＰ接合を順バイアスすること
により発生する。
炉型カソード領域下のＰ型ベース領域の抵抗をａＢとし
、ホー／Ｌ’￥を流をＩｈとすると、Ｎ＋Ｐ接合の順バ
イアスＶＡは次式で与えられる。
、ホー／Ｌ’￥を流をＩｈとすると、Ｎ＋Ｐ接合の順バ
イアスＶＡは次式で与えられる。
Ｖ’Ａ＝＝ 几ａ −Ｉｈ ・・・・
・・・・・ は）Ｐ型ベース領域、Ｎ型チャネル領域お
よびＰ＋型アノード領域で形成されるＰ＋ＮＰトランジ
スタの電流増幅率をαＰＮＦとすると、アノード電流り
はエミッタ電流に相当し、ホール電流Ｉｈはコレクタ電
流に相当するから、 Ｉｈ−αＦ、・エム ・・・・・・・・・（
２）フツチアツブ電流は、ＶＡ ＝ ０．７ （Ｖ）
となるときの電流であるから１１１．（２）式よシ、
ラッチアップ電流ＩＬは、 α階・＆ で与えられる。Ｐ型ベース領域のシート抵抗をρ、Ｎ１
拡散領域の幅を第３図に示すＬにとすると、ＩＩＬＢヱ
ρ・５区 ・・・・・・・・・１４＋であるか
ら、１３）式より Ｌ ｃｅ （ＸＰ’！ＩＰ、ｐ−臘 −−−−−−−−°１５１
以上により、フッチアツブ電流Ｉｓを大きくするために
は、電流増幅率αＰＮＰ％ Ｐ型ベース領域のシート
抵抗ρ、炉型カソード領域の幅りにを小さくすにＰ”ｌ
ｌ高濃度不純物ベース領域９を設けることによりＰ型ベ
ース領域のシート抵抗Ｐを小さくシたまた、Ｎ型カソー
ド領域２を溝ｉｏの側壁に、ゲート電極３の上面まで設
けて、隣接するＰ型ベース領域をｒ型ベース領域９とし
たので、炉型カソード領域の幅りには、第３図に示す従
来例よシ小さくすることが可能であるため、１５）式で
与えられるフッチアツブ電流を大きくすることができて
、ラフチアツブ現象が抑制される。
・・・・・ は）Ｐ型ベース領域、Ｎ型チャネル領域お
よびＰ＋型アノード領域で形成されるＰ＋ＮＰトランジ
スタの電流増幅率をαＰＮＦとすると、アノード電流り
はエミッタ電流に相当し、ホール電流Ｉｈはコレクタ電
流に相当するから、 Ｉｈ−αＦ、・エム ・・・・・・・・・（
２）フツチアツブ電流は、ＶＡ ＝ ０．７ （Ｖ）
となるときの電流であるから１１１．（２）式よシ、
ラッチアップ電流ＩＬは、 α階・＆ で与えられる。Ｐ型ベース領域のシート抵抗をρ、Ｎ１
拡散領域の幅を第３図に示すＬにとすると、ＩＩＬＢヱ
ρ・５区 ・・・・・・・・・１４＋であるか
ら、１３）式より Ｌ ｃｅ （ＸＰ’！ＩＰ、ｐ−臘 −−−−−−−−°１５１
以上により、フッチアツブ電流Ｉｓを大きくするために
は、電流増幅率αＰＮＰ％ Ｐ型ベース領域のシート
抵抗ρ、炉型カソード領域の幅りにを小さくすにＰ”ｌ
ｌ高濃度不純物ベース領域９を設けることによりＰ型ベ
ース領域のシート抵抗Ｐを小さくシたまた、Ｎ型カソー
ド領域２を溝ｉｏの側壁に、ゲート電極３の上面まで設
けて、隣接するＰ型ベース領域をｒ型ベース領域９とし
たので、炉型カソード領域の幅りには、第３図に示す従
来例よシ小さくすることが可能であるため、１５）式で
与えられるフッチアツブ電流を大きくすることができて
、ラフチアツブ現象が抑制される。
本発明によるＭＩＳ型ＳＩサイリスタの一製造例を第２
図に示す。ｒ型基板６にｒ拡散をしてｒアノード領域７
を形成したあとＰ型低不純物濃度シリコン層５をエピタ
キシャル成長するｌａｌ。Ｐ型ベース領域５の一部分に
Ｐ型拡散領域９を多段階イオン注入法を用いて形成する
曲。ｒ型拡散領域９とと型拡散領域９に隣接するＰ層領
域を除く、Ｐ型領域５を反応性イオンエツチングにより
？カソード領域を形成する深さまでエツチングするｔｅ
ｌ。
図に示す。ｒ型基板６にｒ拡散をしてｒアノード領域７
を形成したあとＰ型低不純物濃度シリコン層５をエピタ
キシャル成長するｌａｌ。Ｐ型ベース領域５の一部分に
Ｐ型拡散領域９を多段階イオン注入法を用いて形成する
曲。ｒ型拡散領域９とと型拡散領域９に隣接するＰ層領
域を除く、Ｐ型領域５を反応性イオンエツチングにより
？カソード領域を形成する深さまでエツチングするｔｅ
ｌ。
？拡散によりＮカソード領域２を形成する（ｄへＰ型ベ
ース領域５がＰ＋拡散領域９に隣接し、かつＮ＋カソー
ド領域２の下部に残るように再び反応性イオンエツチン
グによりゲートｗ、ｉＦＭを形成する位置の深さ以上エ
ツチングした後、ゲート絶縁膜４を形成するｔｅｌ。Ｃ
ＶＤによりゲート電極の下に位置する絶縁膜を厚くした
後、不要の部分をエツチングし、スパッタによシカソー
ドｔｉｔ、ゲート電極３、アノード？ｔｉ８を形成する
ぽ）。
ース領域５がＰ＋拡散領域９に隣接し、かつＮ＋カソー
ド領域２の下部に残るように再び反応性イオンエツチン
グによりゲートｗ、ｉＦＭを形成する位置の深さ以上エ
ツチングした後、ゲート絶縁膜４を形成するｔｅｌ。Ｃ
ＶＤによりゲート電極の下に位置する絶縁膜を厚くした
後、不要の部分をエツチングし、スパッタによシカソー
ドｔｉｔ、ゲート電極３、アノード？ｔｉ８を形成する
ぽ）。
本発明は上記のように、切シ込みゲート型のＭＩｓ型Ｓ
Ｉサイリスタにおいて、Ｎ型カソード領域をカソード［
極子および溝の側壁にゲート電極上面まで設け、ベース
領域についてはゲート絶縁膜との界面の度転層が形成さ
れる領域に５４接する部分をＰ ＋ｍベース領域とした
ことにより、Ｎ＋ｍカソード、Ｐ型ベース、「型チャネ
ル、Ｐ型アノードで構成されるＮ”Ｐ ［Ｐ＋サイリス
タは、Ｐ型ベース嶺域がゲート酸化膜と？＋型ベース領
域に囲まれるため、ｒアノードから注入されるホールに
よりＮ＋カソード端のＮ”Ｐ接合が順バイアスされる現
象を抑制することが可能になシ、ラッチアップ現象を抑
制することができる。従って、本発明によれば、従来の
ＭＩＳ型Ｓｒサイリスタに比べ、フッチアツブ電流を大
きくすることが可能なｈｉＩｓ型Ｓ■サイリスタを提供
できる。
Ｉサイリスタにおいて、Ｎ型カソード領域をカソード［
極子および溝の側壁にゲート電極上面まで設け、ベース
領域についてはゲート絶縁膜との界面の度転層が形成さ
れる領域に５４接する部分をＰ ＋ｍベース領域とした
ことにより、Ｎ＋ｍカソード、Ｐ型ベース、「型チャネ
ル、Ｐ型アノードで構成されるＮ”Ｐ ［Ｐ＋サイリス
タは、Ｐ型ベース嶺域がゲート酸化膜と？＋型ベース領
域に囲まれるため、ｒアノードから注入されるホールに
よりＮ＋カソード端のＮ”Ｐ接合が順バイアスされる現
象を抑制することが可能になシ、ラッチアップ現象を抑
制することができる。従って、本発明によれば、従来の
ＭＩＳ型Ｓｒサイリスタに比べ、フッチアツブ電流を大
きくすることが可能なｈｉＩｓ型Ｓ■サイリスタを提供
できる。
第１図は本発明に係るＭＩＳ型ＳＩサイリスタの一東施
例を示す断面図、第２図は上記ＭＩＳ型ＳＩサイリスタ
の製造工程の一例分示す断面図で溶３四は従来のＭＩＳ
型Ｓｒサイリスタのｒｒ百図である。 ｌ・・・カソード［極、２・・・Ｎ型カソード領域、３
・・・ゲート電極、４・・・ゲート絶縁膜、５・・・Ｐ
型ベース領域、６・・−ｆ型チャネ／Ｖ領域、７・・・
Ｐ＋型アノード領域、８・・・アノード１！極、９・・
・肘型ベース須坂％１０・・・溝。
例を示す断面図、第２図は上記ＭＩＳ型ＳＩサイリスタ
の製造工程の一例分示す断面図で溶３四は従来のＭＩＳ
型Ｓｒサイリスタのｒｒ百図である。 ｌ・・・カソード［極、２・・・Ｎ型カソード領域、３
・・・ゲート電極、４・・・ゲート絶縁膜、５・・・Ｐ
型ベース領域、６・・−ｆ型チャネ／Ｖ領域、７・・・
Ｐ＋型アノード領域、８・・・アノード１！極、９・・
・肘型ベース須坂％１０・・・溝。
Claims (1)
- （１）Ｐ型アノード領域（７）と、前記アノード領域（
７）の上に位置するＮ型チャネル領域（６）と、前記ア
ノード領域（７）に対向する側において交互に配置され
ている複数のＮ＾＋型カソード領域（２）、Ｐ型ベース
領域（５）、Ｐ＾＋型ベース領域（９）、ゲート絶縁膜
（４）およびゲート電極（３）が形成され、前記カソー
ド領域（２）が溝（１０）によって分離されており、前
記ゲート電極（３）は溝（１０）の底部および側壁を介
して形成されており、溝（１０）の底部と側壁とは前記
ゲート絶縁膜（４）によって絶縁され、電位障壁を制御
するゲート部分は、前記ゲート電極（３）、前記ゲート
絶縁膜（４）、前記Ｐ型ベース領域（５）、前記Ｐ＾＋
型ベース領域（９）より構成され、前記Ｐ＾＋型ベース
領域（９）は、上面では前記Ｎ＾＋型カソード領域（２
）に接し、側面は前記Ｎ＾＋型カソード領域（２）に接
し、側面は前記Ｎ＾＋型カソード領域（２）と前記Ｐ型
ベース領域（５）に接して前記ゲート電極（３）の深さ
以上まで形成され、前記Ｎ＾＋型カソード領域（２）は
上面ではカソード電極（１）と接し、前記溝（１０）の
側壁に形成される前記Ｎ＾＋型カソード領域（２）は、
前記ゲート電極（３）の上面まで形成され、前記Ｎ＾＋
カソード領域（２）から電位障壁制御部までの直列抵抗
ｒ＿ｓと固有の伝達コンダクタンスＧ＿ｍの積が、主動
作領域において１以下となるように諸寸法および不純物
濃度を選定したことを特徴とする絶縁ゲート型静電誘導
サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17439288A JPH0225071A (ja) | 1988-07-13 | 1988-07-13 | 絶縁ゲート型静電誘導サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17439288A JPH0225071A (ja) | 1988-07-13 | 1988-07-13 | 絶縁ゲート型静電誘導サイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0225071A true JPH0225071A (ja) | 1990-01-26 |
Family
ID=15977792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17439288A Pending JPH0225071A (ja) | 1988-07-13 | 1988-07-13 | 絶縁ゲート型静電誘導サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0225071A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06151826A (ja) * | 1992-11-06 | 1994-05-31 | Naoshige Tamamushi | 分割ゲート型カソード短絡構造を有する絶縁ゲート静電誘導サイリスタ |
-
1988
- 1988-07-13 JP JP17439288A patent/JPH0225071A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06151826A (ja) * | 1992-11-06 | 1994-05-31 | Naoshige Tamamushi | 分割ゲート型カソード短絡構造を有する絶縁ゲート静電誘導サイリスタ |
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