JPH06151826A - 分割ゲート型カソード短絡構造を有する絶縁ゲート静電誘導サイリスタ - Google Patents
分割ゲート型カソード短絡構造を有する絶縁ゲート静電誘導サイリスタInfo
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- JPH06151826A JPH06151826A JP4322589A JP32258992A JPH06151826A JP H06151826 A JPH06151826 A JP H06151826A JP 4322589 A JP4322589 A JP 4322589A JP 32258992 A JP32258992 A JP 32258992A JP H06151826 A JPH06151826 A JP H06151826A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
-
- H—ELECTRICITY
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Abstract
(57)【要約】
【目的】 本発明の目的は比較的構造が簡単で面積効率
が高く、短絡ゲートと制御電極間の絶縁分離性が向上
し、スイッチング速度が速く、可制御耐量の増大した分
割ゲート型カソード短絡構造を有する絶縁ゲート静電誘
導サイリスタを提供することを目的とする。 【構成】 分割ゲート構造の第１のゲートをカソード短
絡ゲート、第１ゲートと第２のゲートとの間にカソード
領域を形成するとともに、第２のゲート上にＭＯＳ構造
を形成して制御ゲート電極とすることによって短絡ゲー
トと制御電極間の絶縁分離を図り、かつチャネルの集積
化密度が高いために面積効率が増大し、少数キャリア
（正孔）の蓄積効果が抑制されてスイッチング速度が速
く、カソード短絡の効果によって可制御耐量が増大した
分割ゲート構造のカソード短絡構造を有する絶縁ゲート
静電誘導サイリスタの構成であって、ゲートの構成はプ
レーナ，埋込み，切込み，ダブルゲート（両面ゲート）
構造に適用できる。
が高く、短絡ゲートと制御電極間の絶縁分離性が向上
し、スイッチング速度が速く、可制御耐量の増大した分
割ゲート型カソード短絡構造を有する絶縁ゲート静電誘
導サイリスタを提供することを目的とする。 【構成】 分割ゲート構造の第１のゲートをカソード短
絡ゲート、第１ゲートと第２のゲートとの間にカソード
領域を形成するとともに、第２のゲート上にＭＯＳ構造
を形成して制御ゲート電極とすることによって短絡ゲー
トと制御電極間の絶縁分離を図り、かつチャネルの集積
化密度が高いために面積効率が増大し、少数キャリア
（正孔）の蓄積効果が抑制されてスイッチング速度が速
く、カソード短絡の効果によって可制御耐量が増大した
分割ゲート構造のカソード短絡構造を有する絶縁ゲート
静電誘導サイリスタの構成であって、ゲートの構成はプ
レーナ，埋込み，切込み，ダブルゲート（両面ゲート）
構造に適用できる。
Description
【０００１】
【産業上の利用分野】本発明は電力用半導体素子に関
し、特に分割ゲート構造を有する静電誘導サイリスタに
おいて、第１のゲート（シールディングゲート,Shieldi
ng Gate ）をカソード領域と短絡したカソード短絡構造
を有し、第１のゲート領域と第２のゲートとの間にカソ
ード領域を形成し、第２のゲート上に形成された絶縁ゲ
ートを制御（コントロール）ゲート電極とすることによ
って、構造が比較的簡単でかつカソード短絡ゲートと制
御ゲート電極間の絶縁分離性が向上し、可制御耐量が増
大しかつ高速スイッチングの可能な分割ゲート型カソー
ド短絡構造を有する絶縁ゲート静電誘導サイリスタに関
する。
し、特に分割ゲート構造を有する静電誘導サイリスタに
おいて、第１のゲート（シールディングゲート,Shieldi
ng Gate ）をカソード領域と短絡したカソード短絡構造
を有し、第１のゲート領域と第２のゲートとの間にカソ
ード領域を形成し、第２のゲート上に形成された絶縁ゲ
ートを制御（コントロール）ゲート電極とすることによ
って、構造が比較的簡単でかつカソード短絡ゲートと制
御ゲート電極間の絶縁分離性が向上し、可制御耐量が増
大しかつ高速スイッチングの可能な分割ゲート型カソー
ド短絡構造を有する絶縁ゲート静電誘導サイリスタに関
する。
【０００２】
【従来の技術】従来のサイリスタ，ＧＴＯ等においてカ
ソード短絡構造を導入することによって可制御耐量が向
上する点はよく知られていることである。一方、カソー
ド短絡構造の静電誘導（Static Indnction：SI) サイリ
スタについては、従来プレーナ（平面）ゲート構造のＳ
Ｉサイリスタに関して素子構造が提案され、アノード短
絡構造と組み合わせた二重短絡構造によって、素子内部
のライフタイムを減少させることなく素子の高速化が実
現できる旨の報告がなされている。即ち、図２１は電気
学会電子デバイス・半導体電力置換合同研究会（１９９
０年１０月２６日）において発表された“短絡構造ＳＩ
サイリスタのスイツチング特性”ＥＤＤ−９０−５９，
ＳＰＣ−９０−５８において開示された二重短絡構造Ｓ
Ｉサイリスタの断面構造の模式図である。
ソード短絡構造を導入することによって可制御耐量が向
上する点はよく知られていることである。一方、カソー
ド短絡構造の静電誘導（Static Indnction：SI) サイリ
スタについては、従来プレーナ（平面）ゲート構造のＳ
Ｉサイリスタに関して素子構造が提案され、アノード短
絡構造と組み合わせた二重短絡構造によって、素子内部
のライフタイムを減少させることなく素子の高速化が実
現できる旨の報告がなされている。即ち、図２１は電気
学会電子デバイス・半導体電力置換合同研究会（１９９
０年１０月２６日）において発表された“短絡構造ＳＩ
サイリスタのスイツチング特性”ＥＤＤ−９０−５９，
ＳＰＣ−９０−５８において開示された二重短絡構造Ｓ
Ｉサイリスタの断面構造の模式図である。
【０００３】図２１において１はｐ+ アノード領域、２
はｎ+ カソード領域、３はｐ+ ゲート領域、４はカソー
ド短絡領域、５は高抵抗層領域、６はｎ+ 静電誘導短絡
領域、７はアノード電極、８はカソード電極、９はゲー
ト電極、１０はカソード短絡電極、１１は酸化膜であ
る。
はｎ+ カソード領域、３はｐ+ ゲート領域、４はカソー
ド短絡領域、５は高抵抗層領域、６はｎ+ 静電誘導短絡
領域、７はアノード電極、８はカソード電極、９はゲー
ト電極、１０はカソード短絡電極、１１は酸化膜であ
る。
【０００４】従来提案されたカソード短絡構造では、図
２１に示す如く、ｐ+ ゲート領域３とは別の領域として
カソード短絡領域４を設定し、ｐ+ ゲート領域３に吸収
されるべき正孔の一部をカソード短絡領域４に吸収する
ことによってカソード側近傍における正孔密度を実質的
に減少している。しかし、このようなカソード短絡領域
４はｐ+ ゲート領域３から所定の距離だけ離隔して配置
するため、カソード短絡を実施しない共通ゲートによる
サイリスタの構造に比べてカソード領域２及びｐ+ ゲー
ト領域３を形成する面積が減少し、面積効率が低下す
る。カソード領域２の配置される領域が減少することか
ら、その分だけサイリスタとしての電流容量も犠牲とな
る。従って、上記従来例では素子のマルチチャネル化に
よる大電流化を図る上で面積効率が悪く問題がある。
２１に示す如く、ｐ+ ゲート領域３とは別の領域として
カソード短絡領域４を設定し、ｐ+ ゲート領域３に吸収
されるべき正孔の一部をカソード短絡領域４に吸収する
ことによってカソード側近傍における正孔密度を実質的
に減少している。しかし、このようなカソード短絡領域
４はｐ+ ゲート領域３から所定の距離だけ離隔して配置
するため、カソード短絡を実施しない共通ゲートによる
サイリスタの構造に比べてカソード領域２及びｐ+ ゲー
ト領域３を形成する面積が減少し、面積効率が低下す
る。カソード領域２の配置される領域が減少することか
ら、その分だけサイリスタとしての電流容量も犠牲とな
る。従って、上記従来例では素子のマルチチャネル化に
よる大電流化を図る上で面積効率が悪く問題がある。
【０００５】一方、チャネルを囲むゲート領域を複数に
分割し、少くともその１つを駆動用ゲートとしてゲート
から見た静電容量を十分小さくし、大電流の高速スイツ
チングを行なうことのできる分割ゲート型静電誘導サイ
リスタが特許第１５８８３９９号「静電誘導サイリス
タ」、特許第１４５６７８１号「両面ゲート型静電誘導
サイリスタ」に開示されている。しかし上記特許にはゲ
ートを分割して制御ゲートの機能を高める点のみが開示
され、非制御ゲートの機能を積極的に高め、可制御耐量
を向上させるカソード短絡構造については何ら開示され
ていない。
分割し、少くともその１つを駆動用ゲートとしてゲート
から見た静電容量を十分小さくし、大電流の高速スイツ
チングを行なうことのできる分割ゲート型静電誘導サイ
リスタが特許第１５８８３９９号「静電誘導サイリス
タ」、特許第１４５６７８１号「両面ゲート型静電誘導
サイリスタ」に開示されている。しかし上記特許にはゲ
ートを分割して制御ゲートの機能を高める点のみが開示
され、非制御ゲートの機能を積極的に高め、可制御耐量
を向上させるカソード短絡構造については何ら開示され
ていない。
【０００６】一方、分割ゲート型静電誘導トランジスタ
についても、例えば特許第１３０２７２７号「静電誘導
トランジスタ及び半導体集積回路」等に開示されてい
る。しかし、これらはトランジスタを対象としており、
しかも低電圧動作による集積回路等に応用されるもので
ある。制御ゲートの機能向上を図ることはできるが、非
制御ゲートについてはその機能向上のための工夫は何ら
開示されていない。本発明のカソード短絡に対応したソ
ース短絡構造については何ら開示されていない。これは
トランジスタの分割ゲート構造のために非制御ゲートが
あまり重要なゲート構造を保持しない点による。
についても、例えば特許第１３０２７２７号「静電誘導
トランジスタ及び半導体集積回路」等に開示されてい
る。しかし、これらはトランジスタを対象としており、
しかも低電圧動作による集積回路等に応用されるもので
ある。制御ゲートの機能向上を図ることはできるが、非
制御ゲートについてはその機能向上のための工夫は何ら
開示されていない。本発明のカソード短絡に対応したソ
ース短絡構造については何ら開示されていない。これは
トランジスタの分割ゲート構造のために非制御ゲートが
あまり重要なゲート構造を保持しない点による。
【０００７】一方、分割ゲート型静電誘導トランジスタ
を撮像素子の一ピクセル（画素）とする半導体撮像素子
の構造も提案され特公平１−３７０２８号公報に開示さ
れている。上記素子ではゲートをコントロール（制御）
ゲートとシールデイングゲートに分割し、シールデイン
グゲートを素子分離のための領域として、かつ光照射に
対して遮弊し、コントロールゲートを本来のゲート領域
とし、その上に光情報の蓄積のためのキヤパシタを設け
ている。
を撮像素子の一ピクセル（画素）とする半導体撮像素子
の構造も提案され特公平１−３７０２８号公報に開示さ
れている。上記素子ではゲートをコントロール（制御）
ゲートとシールデイングゲートに分割し、シールデイン
グゲートを素子分離のための領域として、かつ光照射に
対して遮弊し、コントロールゲートを本来のゲート領域
とし、その上に光情報の蓄積のためのキヤパシタを設け
ている。
【０００８】上記特公平１−３７０２８号公報において
は，これら２つのゲート領域の機能を分離するために、
シールデイングゲート領域と表面に形成された主電極と
してのソース（ドレイン）領域との間の距離を短くする
構造、シールデイングゲート領域を深く形成する構造等
が提案されている。
は，これら２つのゲート領域の機能を分離するために、
シールデイングゲート領域と表面に形成された主電極と
してのソース（ドレイン）領域との間の距離を短くする
構造、シールデイングゲート領域を深く形成する構造等
が提案されている。
【０００９】しかし、このような分割ゲートのそれぞれ
の機能を分離するための構造的工夫は、サイリスタの如
き高耐圧、大電流、強電界にて動作する半導体デバイス
においては従来提案されていない。上記の撮像素子の
例、或いはトランジスタの例では、主電極に印加される
電圧も５Ｖ程度の低電圧であり、しかも導通キャリアは
電子（ｎチャネルの場合）である。ｐｎ接合コントロー
ルゲートからの注入キャリアである正孔の蓄積効果は、
共通ゲートの場合に比べて小さい。しかし、分割ゲート
型静電誘導サイリスタの場合には、導通キャリアは電子
と正孔の両方であり、特にカソード側近傍における少数
キャリアの蓄積効果において問題となるのはコントロー
ルゲートからの注入正孔のみならずアノード領域から注
入されカソード領域に流入する正孔である。従来の分割
ゲート型静電誘導サイリスタにおいては、アノード領域
から注入された正孔電流をシールディングゲートによっ
ていかに制御すれば可制御耐量が向上するか等の問題点
を解決する手段が何ら開示されていなかった。
の機能を分離するための構造的工夫は、サイリスタの如
き高耐圧、大電流、強電界にて動作する半導体デバイス
においては従来提案されていない。上記の撮像素子の
例、或いはトランジスタの例では、主電極に印加される
電圧も５Ｖ程度の低電圧であり、しかも導通キャリアは
電子（ｎチャネルの場合）である。ｐｎ接合コントロー
ルゲートからの注入キャリアである正孔の蓄積効果は、
共通ゲートの場合に比べて小さい。しかし、分割ゲート
型静電誘導サイリスタの場合には、導通キャリアは電子
と正孔の両方であり、特にカソード側近傍における少数
キャリアの蓄積効果において問題となるのはコントロー
ルゲートからの注入正孔のみならずアノード領域から注
入されカソード領域に流入する正孔である。従来の分割
ゲート型静電誘導サイリスタにおいては、アノード領域
から注入された正孔電流をシールディングゲートによっ
ていかに制御すれば可制御耐量が向上するか等の問題点
を解決する手段が何ら開示されていなかった。
【００１０】分割ゲート構造を導入することによってコ
ントロールゲートからの注入正孔量は低減化されるが、
むしろ、圧倒的に多くの正孔はアノード領域から注入さ
れカソード領域に流入する正孔である。
ントロールゲートからの注入正孔量は低減化されるが、
むしろ、圧倒的に多くの正孔はアノード領域から注入さ
れカソード領域に流入する正孔である。
【００１１】従来、分割ゲート型静電誘導サイリスタに
おいては、ゲートを分割することによって、入力容量を
低減化し、カソード領域からの電子の注入時のＧｍが高
くなる点、容量低減に伴なうＲＣ時定数の低減から高速
ターンオン性能が得られる点は明らかであったが、分割
されたゲートのそれぞれの機能を分離して可制御耐量の
増大化等のターンオフ性能を向上させるための構造的工
夫は行なわれていない。アノード側からの注入正孔を積
極的にシールデイング（短絡）ゲート領域に流入させ
て、コントロールゲートの負担を軽減化し、カソード側
近傍における少数キャリア（正孔）の蓄積効果に伴なう
ターンオフ特性の抑制効果を解消するための構造的工夫
について何ら開示されていなかった。
おいては、ゲートを分割することによって、入力容量を
低減化し、カソード領域からの電子の注入時のＧｍが高
くなる点、容量低減に伴なうＲＣ時定数の低減から高速
ターンオン性能が得られる点は明らかであったが、分割
されたゲートのそれぞれの機能を分離して可制御耐量の
増大化等のターンオフ性能を向上させるための構造的工
夫は行なわれていない。アノード側からの注入正孔を積
極的にシールデイング（短絡）ゲート領域に流入させ
て、コントロールゲートの負担を軽減化し、カソード側
近傍における少数キャリア（正孔）の蓄積効果に伴なう
ターンオフ特性の抑制効果を解消するための構造的工夫
について何ら開示されていなかった。
【００１２】本発明者は、上記従来技術の問題点を解消
するために先に第１ゲート及び第２ゲートをともにｐｎ
接合ゲートとして形成する構造を有するカソード短絡構
造を有する静電誘導サイリスタを提案し、特願平４−
号に開示した。上記に開示したカソード短絡構造を
有する静電誘導サイリスタは以下のようなものである。
即ち、カソード側近傍における少数キャリア（正孔）の
蓄積効果が抑制されて高速なターンオフ性能が得られ、
かつ可制御耐量の向上した高速スイッチングの可能な分
割ゲート型カソード短絡構造を有する静電誘導サイリス
タである。
するために先に第１ゲート及び第２ゲートをともにｐｎ
接合ゲートとして形成する構造を有するカソード短絡構
造を有する静電誘導サイリスタを提案し、特願平４−
号に開示した。上記に開示したカソード短絡構造を
有する静電誘導サイリスタは以下のようなものである。
即ち、カソード側近傍における少数キャリア（正孔）の
蓄積効果が抑制されて高速なターンオフ性能が得られ、
かつ可制御耐量の向上した高速スイッチングの可能な分
割ゲート型カソード短絡構造を有する静電誘導サイリス
タである。
【００１３】更に具体的には、チャネルを囲むゲートを
２つに分割し、一方のゲートを制御用のコントロールゲ
ートとし、他方のゲートをカソード領域と電気的に短絡
したカソード短絡ゲートとすることによって、従来例に
比べてチャネルの集積化密度が高くて面積効率が増大
し、少数キャリアの蓄積効果が抑制されてスイッチング
速度が速く、かつカソード短絡の効果によって可制御耐
量の向上した分割ゲート型カソード短絡構造を有する静
電誘導サイリスタである。
２つに分割し、一方のゲートを制御用のコントロールゲ
ートとし、他方のゲートをカソード領域と電気的に短絡
したカソード短絡ゲートとすることによって、従来例に
比べてチャネルの集積化密度が高くて面積効率が増大
し、少数キャリアの蓄積効果が抑制されてスイッチング
速度が速く、かつカソード短絡の効果によって可制御耐
量の向上した分割ゲート型カソード短絡構造を有する静
電誘導サイリスタである。
【００１４】上記に開示された発明の構成は以下に示す
通りである。即ち、高抵抗層領域を挟んで設けられたア
ノード領域、カソード領域、制御領域を具備するサイリ
スタであって、前記制御領域は互いに分割された第１の
ゲート領域と第２のゲート領域を含み、第１のゲート領
域に接触するシールドゲート電極と前記カソード領域に
接触するカソード電極は電気的に短絡されてカソード短
絡構造を形成し、第２のゲート領域に接触するコントロ
ールゲート電極に印加される電圧によってカソード領域
とアノード領域間に流れる電流が制御され、前記カソー
ド領域の前面の前記高抵抗層中において前記カソード領
域と短絡された第１のゲート領域と前記高抵抗層間の拡
散電位によって広がる第１の空乏層と、第２のゲート領
域と前記高抵抗層間の電位によって広がる第２の空乏層
が形成されるとともに、前記第２のゲート領域に印加さ
れるコントロールゲート電極の電圧によって静電誘導効
果によって制御可能な電位障壁が前記第１の空乏層と第
２の空乏層が接する高抵抗層領域近傍に形成され、アノ
ード領域より注入された正孔の一部は前記第１のゲート
領域を介して、シールドゲート電極と短絡したカソード
電極に流入することを特徴とする分割ゲート型カソード
短絡構造を有する静電誘導サイリスタとしての構成を有
する。
通りである。即ち、高抵抗層領域を挟んで設けられたア
ノード領域、カソード領域、制御領域を具備するサイリ
スタであって、前記制御領域は互いに分割された第１の
ゲート領域と第２のゲート領域を含み、第１のゲート領
域に接触するシールドゲート電極と前記カソード領域に
接触するカソード電極は電気的に短絡されてカソード短
絡構造を形成し、第２のゲート領域に接触するコントロ
ールゲート電極に印加される電圧によってカソード領域
とアノード領域間に流れる電流が制御され、前記カソー
ド領域の前面の前記高抵抗層中において前記カソード領
域と短絡された第１のゲート領域と前記高抵抗層間の拡
散電位によって広がる第１の空乏層と、第２のゲート領
域と前記高抵抗層間の電位によって広がる第２の空乏層
が形成されるとともに、前記第２のゲート領域に印加さ
れるコントロールゲート電極の電圧によって静電誘導効
果によって制御可能な電位障壁が前記第１の空乏層と第
２の空乏層が接する高抵抗層領域近傍に形成され、アノ
ード領域より注入された正孔の一部は前記第１のゲート
領域を介して、シールドゲート電極と短絡したカソード
電極に流入することを特徴とする分割ゲート型カソード
短絡構造を有する静電誘導サイリスタとしての構成を有
する。
【００１５】或いはまた、前記第１のゲート領域は前記
第２のゲート領域よりも高い不純物密度を有することを
特徴とする分割ゲート型カソード短絡構造を有する静電
誘導サイリスタとしての構成を有する。
第２のゲート領域よりも高い不純物密度を有することを
特徴とする分割ゲート型カソード短絡構造を有する静電
誘導サイリスタとしての構成を有する。
【００１６】或いはまた、前記第１のゲート領域と前記
カソード領域との間の距離は、前記第２のゲート領域と
前記カソード領域との間の距離に比べて短く設定され、
相対的にカソード領域が第１のゲート領域に近接して形
成されることを特徴とする分割ゲート型カソード短絡構
造を有する静電誘導サイリスタとしての構成を有する。
カソード領域との間の距離は、前記第２のゲート領域と
前記カソード領域との間の距離に比べて短く設定され、
相対的にカソード領域が第１のゲート領域に近接して形
成されることを特徴とする分割ゲート型カソード短絡構
造を有する静電誘導サイリスタとしての構成を有する。
【００１７】或いはまた、前記第１のゲート領域は、同
一導電型で第２のゲート領域に比べて深く形成された中
低濃拡散領域と、前記中低濃度拡散領域中に形成された
高濃度拡散領域、とを含むことを特徴とする分割ゲート
型カソード短絡構造を有する静電誘導サイリスタとして
の構成を有する。
一導電型で第２のゲート領域に比べて深く形成された中
低濃拡散領域と、前記中低濃度拡散領域中に形成された
高濃度拡散領域、とを含むことを特徴とする分割ゲート
型カソード短絡構造を有する静電誘導サイリスタとして
の構成を有する。
【００１８】或いはまた、前記第１のゲート領域は第２
のゲート領域に比べ相対的に深くかつ幅広く形成される
ことを特徴とする分割ゲート型カソード短絡構造を有す
る静電誘導サイリスタとしての構成を有する。
のゲート領域に比べ相対的に深くかつ幅広く形成される
ことを特徴とする分割ゲート型カソード短絡構造を有す
る静電誘導サイリスタとしての構成を有する。
【００１９】或いはまた、前記カソード領域と前記第１
のゲート領域及び前記第２のゲート領域との間には前記
カソード領域と同一導電型の中低濃度の不純物密度を有
する領域が介在されるとともに、前記介在領域は前記カ
ソード領域の周囲を取り囲んでいることを特徴とする分
割ゲート型カソード短絡構造を有する静電誘導サイリス
タとしての構成を有する。
のゲート領域及び前記第２のゲート領域との間には前記
カソード領域と同一導電型の中低濃度の不純物密度を有
する領域が介在されるとともに、前記介在領域は前記カ
ソード領域の周囲を取り囲んでいることを特徴とする分
割ゲート型カソード短絡構造を有する静電誘導サイリス
タとしての構成を有する。
【００２０】或いはまた、前記第１のゲート領域、前記
第２のゲート領域の一方もしくは両方がともに埋込みゲ
ート構造を有することを特徴とする分割ゲート型カソー
ド短絡構造を有する静電誘導サイリスタとしての構成を
有する。
第２のゲート領域の一方もしくは両方がともに埋込みゲ
ート構造を有することを特徴とする分割ゲート型カソー
ド短絡構造を有する静電誘導サイリスタとしての構成を
有する。
【００２１】或いはまた、前記第１及び第２のゲート領
域はともに埋込みゲート構造を有するとともに、第１の
ゲート領域と第２のゲート領域は互いに隣接しているこ
とを特徴とする分割ゲート型カソード短絡構造を有する
静電誘導サイリスタとしての構成を有する。
域はともに埋込みゲート構造を有するとともに、第１の
ゲート領域と第２のゲート領域は互いに隣接しているこ
とを特徴とする分割ゲート型カソード短絡構造を有する
静電誘導サイリスタとしての構成を有する。
【００２２】或いはまた、前記第１及び第２のゲート領
域はその一方もしくは両方がともに切込み構造を有する
ことを特徴とする分割ゲート型カソード短絡構造を有す
る静電誘導サイリスタとしての構成を有する。
域はその一方もしくは両方がともに切込み構造を有する
ことを特徴とする分割ゲート型カソード短絡構造を有す
る静電誘導サイリスタとしての構成を有する。
【００２３】或いはまた、前記カソード領域、アノード
領域、第１及び第２のゲート領域はいずれも同一主表面
近傍に形成される横型構造を有することを特徴とする分
割ゲート型カソード短絡構造を有する静電誘導サイリス
タとしての構成を有する。
領域、第１及び第２のゲート領域はいずれも同一主表面
近傍に形成される横型構造を有することを特徴とする分
割ゲート型カソード短絡構造を有する静電誘導サイリス
タとしての構成を有する。
【００２４】図２２は上記特願平４− 号に開示した発
明の分割ゲート型カソード短絡構造を有する静電誘導サ
イリスタの動作原理図であって、模式的な素子断面構造
図を示している。また図２３は図２２に図示した分割ゲ
ート型カソード短絡構造を有する静電誘導サイリスタの
模式的な回路表現である。図２３の模式的な回路表現よ
り明らかなように、分割ゲート構造を有することから、
２つのサイリスタの並列動作と考えることができる。図
２２において、１はアノード領域、２はカソード領域、
３１は第１のゲート領域であってカソード短絡ゲート或
いはシールディングゲートと呼ばれる領域である。３２
は第２のゲート領域であって制御ゲート或いはコントロ
ールゲートと呼ばれる領域である。５は高抵抗層領域、
７はアノード電極、８はカソード電極、９はゲート電
極、１０はカソード短絡電極である。１１は酸化膜（Ｓ
ｉＯ2)である。９のゲート電極は制御ゲート（コントロ
ールゲート）電極である。１０のカソード短絡電極はカ
ソード短絡ゲート（シールディングゲート）の電極であ
り、実質的にカソード電極８と短絡している。
明の分割ゲート型カソード短絡構造を有する静電誘導サ
イリスタの動作原理図であって、模式的な素子断面構造
図を示している。また図２３は図２２に図示した分割ゲ
ート型カソード短絡構造を有する静電誘導サイリスタの
模式的な回路表現である。図２３の模式的な回路表現よ
り明らかなように、分割ゲート構造を有することから、
２つのサイリスタの並列動作と考えることができる。図
２２において、１はアノード領域、２はカソード領域、
３１は第１のゲート領域であってカソード短絡ゲート或
いはシールディングゲートと呼ばれる領域である。３２
は第２のゲート領域であって制御ゲート或いはコントロ
ールゲートと呼ばれる領域である。５は高抵抗層領域、
７はアノード電極、８はカソード電極、９はゲート電
極、１０はカソード短絡電極である。１１は酸化膜（Ｓ
ｉＯ2)である。９のゲート電極は制御ゲート（コントロ
ールゲート）電極である。１０のカソード短絡電極はカ
ソード短絡ゲート（シールディングゲート）の電極であ
り、実質的にカソード電極８と短絡している。
【００２５】３１，３２のゲート領域は原理的にはｐｎ
接合ゲートであっても、ＭＩＳ（ＭＯＳ）ゲートであっ
ても、或いはショットキーゲートであっても、或いはま
たヘテロ接合ゲートであってもよいことはもちろんであ
る。要はカソード２アノード１間に流れる電流を静電誘
導効果によって制御できるゲート構造であればよい。図
２２においてＷ1 は第１のゲート３１の周囲に広がる空
乏層の幅を示し、Ｗ2は第２のゲート３２の周囲に広が
る空乏層の幅を示している。Ｇ* は云わゆるイントリン
シックゲート（真のゲート）点と呼ばれる点であって、
静電誘導障壁高さの頂点に対応している。Ｇ* 点近傍の
電位障壁はカソードに存在する電子に対する障壁である
と同時に、第１ゲート、第２ゲートに存在する正孔に対
しても電位障壁となっている。例えばサイリスタがオフ
状態にある場合には、Ｇ* 点近傍にはカソードに存在す
る電子に対して充分な高さの電位障壁が形成されるとと
もに、第１ゲート３１及び第２ゲート３２に存在する正
孔に対しても電位障壁となっている。従って、オフ状態
においてはアノードカソード間に電子電流は導通せず、
かつ第１ゲート３１、第２ゲート３２間にも正孔電流は
導通していない。
接合ゲートであっても、ＭＩＳ（ＭＯＳ）ゲートであっ
ても、或いはショットキーゲートであっても、或いはま
たヘテロ接合ゲートであってもよいことはもちろんであ
る。要はカソード２アノード１間に流れる電流を静電誘
導効果によって制御できるゲート構造であればよい。図
２２においてＷ1 は第１のゲート３１の周囲に広がる空
乏層の幅を示し、Ｗ2は第２のゲート３２の周囲に広が
る空乏層の幅を示している。Ｇ* は云わゆるイントリン
シックゲート（真のゲート）点と呼ばれる点であって、
静電誘導障壁高さの頂点に対応している。Ｇ* 点近傍の
電位障壁はカソードに存在する電子に対する障壁である
と同時に、第１ゲート、第２ゲートに存在する正孔に対
しても電位障壁となっている。例えばサイリスタがオフ
状態にある場合には、Ｇ* 点近傍にはカソードに存在す
る電子に対して充分な高さの電位障壁が形成されるとと
もに、第１ゲート３１及び第２ゲート３２に存在する正
孔に対しても電位障壁となっている。従って、オフ状態
においてはアノードカソード間に電子電流は導通せず、
かつ第１ゲート３１、第２ゲート３２間にも正孔電流は
導通していない。
【００２６】次に第２ゲート３２の制御ゲート電極９に
正の電圧を印加して、Ｇ* 点の電位障壁高さを低下させ
るに従ってカソード２からの電子注入が開始される。第
２ゲート３２からの正孔注入も行なわれるが、その後の
アノード１からの正孔注入量に比べてその量はわずかで
ある。しかも分割ゲートの効果として共通ゲートの場合
に比べて、ゲートからの注入量も小さいため、ゲートの
蓄積効果が少ない。これが分割ゲートの１つの効果とな
っている。またＧ* 点近傍には正孔に対する電位障壁が
存在するため、第２ゲート３２から第１ゲート３１へ流
れる正孔電流は容量結合に伴なう変位電流が主であり、
実質的な導通電流は極めて小さい。カソード２から注入
された電子がアノード領域１と高抵抗層領域５との界面
近傍に蓄積されアノード領域１に存在する正孔に対する
電位障壁高さを低下させるにつれて、アノード領域１か
らの正孔注入が開始される。アノード領域１から注入さ
れた正孔電流の大部分はカソード領域２に電気的に短絡
されている第１ゲートに流入し、残りは第２ゲートに流
入する。第１ゲート及び第２ゲートに流入する割合は、
第１ゲートと第２ゲートの相対的な電位差等のポテンシ
ャル分布の形状、第１ゲートと第２ゲートの面積比或い
は幾何学的な深さ等の形状等によって決定される。第２
ゲートが第１ゲートに比べて正の電位に保持されている
場合には、第１ゲートに流入する正孔量の方が実質的に
多くなることが予想される。これは第１ゲートの方が正
孔に対する電位が低く実質的に正孔を蓄積しやすい状態
にあるからである。しかるに、制御ゲートとなる第２ゲ
ートは実質的な静電容量が小さくなっているため相対的
に小さな流入正孔電流によって充電されやすい。これが
分割ゲートの１つの効果である。従って、Ｇ* 点の電位
は更に低下し、より多くの電子注入が引き起こされ、こ
れに伴なって更に多くの正孔電流がアノード電極７及び
アノード領域１から供給される。これによって、サイリ
スタはラッチアップ状態となる。ラッチアップ状態では
Ｇ* 点の電位は低下し、アノード・カソード間には電子
に対するチャネルが形成される。一方、正孔に対する電
位障壁は増大するため第１ゲート，第２ゲート間には結
果的に高い電位障壁が形成される。
正の電圧を印加して、Ｇ* 点の電位障壁高さを低下させ
るに従ってカソード２からの電子注入が開始される。第
２ゲート３２からの正孔注入も行なわれるが、その後の
アノード１からの正孔注入量に比べてその量はわずかで
ある。しかも分割ゲートの効果として共通ゲートの場合
に比べて、ゲートからの注入量も小さいため、ゲートの
蓄積効果が少ない。これが分割ゲートの１つの効果とな
っている。またＧ* 点近傍には正孔に対する電位障壁が
存在するため、第２ゲート３２から第１ゲート３１へ流
れる正孔電流は容量結合に伴なう変位電流が主であり、
実質的な導通電流は極めて小さい。カソード２から注入
された電子がアノード領域１と高抵抗層領域５との界面
近傍に蓄積されアノード領域１に存在する正孔に対する
電位障壁高さを低下させるにつれて、アノード領域１か
らの正孔注入が開始される。アノード領域１から注入さ
れた正孔電流の大部分はカソード領域２に電気的に短絡
されている第１ゲートに流入し、残りは第２ゲートに流
入する。第１ゲート及び第２ゲートに流入する割合は、
第１ゲートと第２ゲートの相対的な電位差等のポテンシ
ャル分布の形状、第１ゲートと第２ゲートの面積比或い
は幾何学的な深さ等の形状等によって決定される。第２
ゲートが第１ゲートに比べて正の電位に保持されている
場合には、第１ゲートに流入する正孔量の方が実質的に
多くなることが予想される。これは第１ゲートの方が正
孔に対する電位が低く実質的に正孔を蓄積しやすい状態
にあるからである。しかるに、制御ゲートとなる第２ゲ
ートは実質的な静電容量が小さくなっているため相対的
に小さな流入正孔電流によって充電されやすい。これが
分割ゲートの１つの効果である。従って、Ｇ* 点の電位
は更に低下し、より多くの電子注入が引き起こされ、こ
れに伴なって更に多くの正孔電流がアノード電極７及び
アノード領域１から供給される。これによって、サイリ
スタはラッチアップ状態となる。ラッチアップ状態では
Ｇ* 点の電位は低下し、アノード・カソード間には電子
に対するチャネルが形成される。一方、正孔に対する電
位障壁は増大するため第１ゲート，第２ゲート間には結
果的に高い電位障壁が形成される。
【００２７】即ち、第１ゲート，第２ゲート間には正孔
電流は実質的に流れない状態が形成される。従って、サ
イリスタがオン状態にある時には、カソード２からの電
子はアノード領域１，アノード電極７へと流れ、一方ア
ノード側からの正孔は主として第１ゲート３１（カソー
ド短絡されたゲート）とカソード領域２に分担されて流
入している。
電流は実質的に流れない状態が形成される。従って、サ
イリスタがオン状態にある時には、カソード２からの電
子はアノード領域１，アノード電極７へと流れ、一方ア
ノード側からの正孔は主として第１ゲート３１（カソー
ド短絡されたゲート）とカソード領域２に分担されて流
入している。
【００２８】次にサイリスタのターンオフ動作を説明す
る。制御ゲート３２の電極９に負電圧を印加すると、第
２ゲート３２より高抵抗層領域５中に広がる空乏層幅Ｗ
2 が増大し、Ｇ* 点近傍の電位障壁高さが高くなる。こ
れによってアノード領域１からカソード領域２及び第１
ゲート領域３１に流入していた正孔電流の一部分は負バ
イアスされた第１ゲート領域３２に流入し、制御ゲート
電極９に流入する。しかし、第１ゲート領域から第２ゲ
ート領域にバイパスされて流入する正孔電流量は、第１
ゲート（短絡ゲート）に流れている総正孔電流量に比べ
て極めて小さい。むしろ、第２ゲートに印加された負バ
イアス電圧によって、Ｇ* 点近傍の電位障壁高さが即座
に上昇するため、カソード２からの電子注入が停止す
る。この状態でアノード側から流入している正孔電流の
大部分は第１ゲート（短絡ゲート）３１を流れている
が、この量もしだいに低下する。カソード２に流入して
いた正孔電流は負バイアスされた第２ゲート（制御ゲー
ト）３２に流れる。従って、制御ゲート（第２ゲート）
３２が制御すべき正孔電流は、総正孔電流が分割ゲート
構造によって第１ゲートと分担されているため、共通ゲ
ートの場合に比べて極めて小さな電流でよい。また分割
ゲート構造を採用しているため、ゲートからの注入正孔
量も少ないことから少数キャリア（正孔）の蓄積効果も
抑制される。
る。制御ゲート３２の電極９に負電圧を印加すると、第
２ゲート３２より高抵抗層領域５中に広がる空乏層幅Ｗ
2 が増大し、Ｇ* 点近傍の電位障壁高さが高くなる。こ
れによってアノード領域１からカソード領域２及び第１
ゲート領域３１に流入していた正孔電流の一部分は負バ
イアスされた第１ゲート領域３２に流入し、制御ゲート
電極９に流入する。しかし、第１ゲート領域から第２ゲ
ート領域にバイパスされて流入する正孔電流量は、第１
ゲート（短絡ゲート）に流れている総正孔電流量に比べ
て極めて小さい。むしろ、第２ゲートに印加された負バ
イアス電圧によって、Ｇ* 点近傍の電位障壁高さが即座
に上昇するため、カソード２からの電子注入が停止す
る。この状態でアノード側から流入している正孔電流の
大部分は第１ゲート（短絡ゲート）３１を流れている
が、この量もしだいに低下する。カソード２に流入して
いた正孔電流は負バイアスされた第２ゲート（制御ゲー
ト）３２に流れる。従って、制御ゲート（第２ゲート）
３２が制御すべき正孔電流は、総正孔電流が分割ゲート
構造によって第１ゲートと分担されているため、共通ゲ
ートの場合に比べて極めて小さな電流でよい。また分割
ゲート構造を採用しているため、ゲートからの注入正孔
量も少ないことから少数キャリア（正孔）の蓄積効果も
抑制される。
【００２９】ゲート負バイアスによってＧ* 点の電位障
壁高さが復帰してカソード２から電子注入も停止された
後のアノード側からの正孔流入を停止させるためにはア
ノード側近傍の蓄積電子を構造的、もしくはライフタイ
ム制御によって消滅させるとともに、アノード１からの
正孔注入を停止させる構造（例えばＳＩアノードショー
ト，ダブルゲート構造等）を採用するか或いは正孔のラ
イフタイム制御を行なうとよい。
壁高さが復帰してカソード２から電子注入も停止された
後のアノード側からの正孔流入を停止させるためにはア
ノード側近傍の蓄積電子を構造的、もしくはライフタイ
ム制御によって消滅させるとともに、アノード１からの
正孔注入を停止させる構造（例えばＳＩアノードショー
ト，ダブルゲート構造等）を採用するか或いは正孔のラ
イフタイム制御を行なうとよい。
【００３０】第１ゲート３１は常にカソード領域２と電
気的に短絡されているため、第１ゲート３１近傍の正孔
は第１ゲート３１によって吸収されやすい。従って、カ
ソード近傍でしかも第１ゲート近傍における正孔の蓄積
効果は少ない。更に第１ゲートとカソード間には電位差
がないことから第１ゲート・カソード間に広がる空乏層
幅は実質的に一定となり、容量変化は少ない。従って、
スイッチングに寄与する容量は第２ゲートとカソード間
の容量の方が顕著である。一方、第１ゲートからアノー
ド側に広がる空乏層幅Ｗ1 はアノード領域の電圧状態に
よって大きく変化する。この変化に伴なう第１ゲート・
アノード間の容量も大きく変化するが、この影響がカソ
ード側に帰還する効果を抑制することが望ましい。
気的に短絡されているため、第１ゲート３１近傍の正孔
は第１ゲート３１によって吸収されやすい。従って、カ
ソード近傍でしかも第１ゲート近傍における正孔の蓄積
効果は少ない。更に第１ゲートとカソード間には電位差
がないことから第１ゲート・カソード間に広がる空乏層
幅は実質的に一定となり、容量変化は少ない。従って、
スイッチングに寄与する容量は第２ゲートとカソード間
の容量の方が顕著である。一方、第１ゲートからアノー
ド側に広がる空乏層幅Ｗ1 はアノード領域の電圧状態に
よって大きく変化する。この変化に伴なう第１ゲート・
アノード間の容量も大きく変化するが、この影響がカソ
ード側に帰還する効果を抑制することが望ましい。
【００３１】上記に開示された発明のカソード短絡構造
を有する静電誘導サイリスタは正孔の吸収領域としての
第１ゲート（短絡ゲート）の効果によって、制御ゲート
（第２ゲート）によって制御されるアノード・カソード
間の可制御電流を実質的に増大化することができる。従
って可制御電流破壊耐量の上昇を期待できる。また制御
ゲートからの正孔注入量は小さく、また短絡ゲートの効
果によってカソード近傍のオン状態における蓄積キャリ
ア（正孔）も共通ゲート構造の場合に比べて実質的に低
減化されている。従って、ターンオフ時に制御ゲートに
吸収すべき正孔量も極めて小さくてよい。従って、ター
ンオフ状態の改善が期待される。またゲート入力容量の
低減化に伴なってターンオンスイッチング性能が改善さ
れる点も分割ゲートの効果として期待される。
を有する静電誘導サイリスタは正孔の吸収領域としての
第１ゲート（短絡ゲート）の効果によって、制御ゲート
（第２ゲート）によって制御されるアノード・カソード
間の可制御電流を実質的に増大化することができる。従
って可制御電流破壊耐量の上昇を期待できる。また制御
ゲートからの正孔注入量は小さく、また短絡ゲートの効
果によってカソード近傍のオン状態における蓄積キャリ
ア（正孔）も共通ゲート構造の場合に比べて実質的に低
減化されている。従って、ターンオフ時に制御ゲートに
吸収すべき正孔量も極めて小さくてよい。従って、ター
ンオフ状態の改善が期待される。またゲート入力容量の
低減化に伴なってターンオンスイッチング性能が改善さ
れる点も分割ゲートの効果として期待される。
【００３２】上記に開示された発明の分割ゲート型カソ
ード短絡構造を有する静電誘導サイリスタによれば、チ
ャネルの集積化密度が高いために面積効率が増大し、少
数キャリアの蓄積効果が抑制されてスイッチング速度が
速く、カソード短絡の効果によって可制御耐量の増大し
たサイリスタ素子を実現することができる。分割ゲート
構造はプレーナ，埋込み，切込み或いはダブルゲート構
造のそれぞれにおいて形成することができ、中小電力用
から大電力用途或いは高耐圧集積回路用途等に適用する
ことができる。
ード短絡構造を有する静電誘導サイリスタによれば、チ
ャネルの集積化密度が高いために面積効率が増大し、少
数キャリアの蓄積効果が抑制されてスイッチング速度が
速く、カソード短絡の効果によって可制御耐量の増大し
たサイリスタ素子を実現することができる。分割ゲート
構造はプレーナ，埋込み，切込み或いはダブルゲート構
造のそれぞれにおいて形成することができ、中小電力用
から大電力用途或いは高耐圧集積回路用途等に適用する
ことができる。
【００３３】しかるに、第１ゲート及び第２ゲートをと
もにｐｎ接合ゲートで形成する構造の場合、第１ゲート
と第２ゲートの機能を分離する上で上述の如く、不純物
密度差を設ける、構造的寸法に変化を持たせる等の工夫
が必要となる。一方、サイリスタではアノード領域から
の注入正孔を吸収する領域としてのｐｎゲートとしての
第１のゲート領域は必要不可欠であるが、制御ゲートと
して働く第２のゲート領域は必ずしもｐｎ接合ゲートで
ある必要はない。何故ならば第２のゲート領域の制御ゲ
ートとしての機能は、カソード領域からの電子の注入量
を電位障壁制御する点にあるからである。ｐｎ接合ゲー
トによって制御ゲートを形成する場合、制御ゲートから
の正孔注入は余分な少数キャリアの蓄積を引き起こす。
更にまた第１のｐｎ接合ゲートとの間の完全な絶縁分離
を実現することは難しい。即ち、第１のゲートの電位に
よって、第２のゲートの電位が影響を受け制御ゲートに
おける独立した制御性が難しい。
もにｐｎ接合ゲートで形成する構造の場合、第１ゲート
と第２ゲートの機能を分離する上で上述の如く、不純物
密度差を設ける、構造的寸法に変化を持たせる等の工夫
が必要となる。一方、サイリスタではアノード領域から
の注入正孔を吸収する領域としてのｐｎゲートとしての
第１のゲート領域は必要不可欠であるが、制御ゲートと
して働く第２のゲート領域は必ずしもｐｎ接合ゲートで
ある必要はない。何故ならば第２のゲート領域の制御ゲ
ートとしての機能は、カソード領域からの電子の注入量
を電位障壁制御する点にあるからである。ｐｎ接合ゲー
トによって制御ゲートを形成する場合、制御ゲートから
の正孔注入は余分な少数キャリアの蓄積を引き起こす。
更にまた第１のｐｎ接合ゲートとの間の完全な絶縁分離
を実現することは難しい。即ち、第１のゲートの電位に
よって、第２のゲートの電位が影響を受け制御ゲートに
おける独立した制御性が難しい。
【００３４】そこで本発明者らは第１のゲート領域と第
２のゲートとの間にカソード領域を実質的に形成すると
ともに、カソード領域からの電子の注入を絶縁ゲートに
よって制御する新しい構造を提案する。即ち、第２のゲ
ート領域上に絶縁膜を介して形成された絶縁ゲート電極
を制御ゲートとして使用する構造である。この構造によ
って第２のゲート領域と制御ゲート電極間にはＭＯＳ絶
縁層が介在されるため、制御ゲート電極からの少数キャ
リアの注入効果が実質的に抑制される。電子のチャネル
領域は第１ゲート領域と第２ゲート領域に挟まれた高抵
抗層領域であり、ＭＯＳゲート電極が制御電極となるこ
とから制御ゲート電極に与えた電圧パルスの第２ゲート
領域への容量結合駆動によってチャネルが形成されるた
め制御性は極めて良好となる。しかも構造は極めて簡単
である。第１ゲート領域と第２ゲート領域間の高抵抗層
領域は実質的に空乏化され、ＭＯＳゲート電極に印加さ
れる電圧によって静電誘導効果によって制御可能な電位
障壁が形成されている。この場合、第２ゲート領域の電
位は第１ゲート領域の電位によって静電誘導的に容量結
合によって制御されうるであろう。しかし、ＭＯＳゲー
ト電極と第１のゲート領域は第２のゲート領域上に絶縁
層が介在されるため、容量結合によってパルス性の変位
電流が流れるのみであって、導通電流は存在しないため
実質的にほぼ完全な絶縁分離が実現されている。
２のゲートとの間にカソード領域を実質的に形成すると
ともに、カソード領域からの電子の注入を絶縁ゲートに
よって制御する新しい構造を提案する。即ち、第２のゲ
ート領域上に絶縁膜を介して形成された絶縁ゲート電極
を制御ゲートとして使用する構造である。この構造によ
って第２のゲート領域と制御ゲート電極間にはＭＯＳ絶
縁層が介在されるため、制御ゲート電極からの少数キャ
リアの注入効果が実質的に抑制される。電子のチャネル
領域は第１ゲート領域と第２ゲート領域に挟まれた高抵
抗層領域であり、ＭＯＳゲート電極が制御電極となるこ
とから制御ゲート電極に与えた電圧パルスの第２ゲート
領域への容量結合駆動によってチャネルが形成されるた
め制御性は極めて良好となる。しかも構造は極めて簡単
である。第１ゲート領域と第２ゲート領域間の高抵抗層
領域は実質的に空乏化され、ＭＯＳゲート電極に印加さ
れる電圧によって静電誘導効果によって制御可能な電位
障壁が形成されている。この場合、第２ゲート領域の電
位は第１ゲート領域の電位によって静電誘導的に容量結
合によって制御されうるであろう。しかし、ＭＯＳゲー
ト電極と第１のゲート領域は第２のゲート領域上に絶縁
層が介在されるため、容量結合によってパルス性の変位
電流が流れるのみであって、導通電流は存在しないため
実質的にほぼ完全な絶縁分離が実現されている。
【００３５】
【発明が解決しようとする課題】本発明の目的は、カソ
ード側近傍における少数キャリア（正孔）の蓄積効果が
抑制されて高速なターンオフ性能が得られ、可制御耐量
が向上し、高速スイッチング性能が得られ、かつ比較的
構造が簡単でかつカソード短絡ゲートと制御ゲート電極
間の絶縁分離性の向上した分割ゲート型カソード短絡構
造を有する絶縁ゲート静電誘導サイリスタを提供するこ
とにある。
ード側近傍における少数キャリア（正孔）の蓄積効果が
抑制されて高速なターンオフ性能が得られ、可制御耐量
が向上し、高速スイッチング性能が得られ、かつ比較的
構造が簡単でかつカソード短絡ゲートと制御ゲート電極
間の絶縁分離性の向上した分割ゲート型カソード短絡構
造を有する絶縁ゲート静電誘導サイリスタを提供するこ
とにある。
【００３６】本発明の別の目的は、チャネルを囲むゲー
トを２つに分割し、第１のゲートをカソード領域と電気
的に短絡したカソード短絡ゲートとし、第１のゲート領
域と第２のゲート領域との間にはカソード領域を形成し
かつ第２ゲート領域上に絶縁層を介して絶縁制御ゲート
電極を形成してカソード領域からの電子注入を絶縁制御
可能とすることによって第１ゲートと制御ゲート電極と
の間の絶縁分離性を向上し、従来例に比べて比較的構造
が簡単でチャネルの集積化密度が高くて面積効率が増大
し、少数キャリアの蓄積効果が抑制されてスイッチング
速度が速く、かつカソード短絡の効果によって可制御耐
量の向上した分割ゲート型カソード短絡構造を有する絶
縁ゲート静電誘導サイリスタを提供することにある。
トを２つに分割し、第１のゲートをカソード領域と電気
的に短絡したカソード短絡ゲートとし、第１のゲート領
域と第２のゲート領域との間にはカソード領域を形成し
かつ第２ゲート領域上に絶縁層を介して絶縁制御ゲート
電極を形成してカソード領域からの電子注入を絶縁制御
可能とすることによって第１ゲートと制御ゲート電極と
の間の絶縁分離性を向上し、従来例に比べて比較的構造
が簡単でチャネルの集積化密度が高くて面積効率が増大
し、少数キャリアの蓄積効果が抑制されてスイッチング
速度が速く、かつカソード短絡の効果によって可制御耐
量の向上した分割ゲート型カソード短絡構造を有する絶
縁ゲート静電誘導サイリスタを提供することにある。
【００３７】
【課題を解決するための手段】本発明において分割ゲー
トとは、チャネル領域を囲むゲート領域が複数の領域に
分割されたゲートを云う。静電誘導サイリスタにおいて
は、ゲート領域はｐｎ接合ゲート領域のみならず、ＭＩ
Ｓゲート領域、ショットキーゲート領域も含まれるた
め、分割ゲートとは上記の各ゲートが分割されている場
合を含む。更に、分割された一方のゲートがｐｎ接合ゲ
ート、他方のゲートがＭＩＳゲート或いはショットキー
ゲートである等の異種ゲートの組み合わせであってもよ
い。この場合には構造的な分割のみならず、ゲートの機
能的な分割となる。特に制御（コントロール）ゲートを
ＭＩＳゲート構造シールディング（短絡）ゲートをｐｎ
接合ゲートとする本発明の主要な実施例の場合には短絡
ゲートと制御電極間の絶縁効果を高めることができる点
が特徴である。更にカソード側のみならず、アノード側
において正孔の制御ゲートを分割ゲート構造とし、一方
のゲートに対してアノード短絡構造を形成してもよい。
この場合には分割ゲート型短絡構造を有するダブルゲー
ト静電誘導サイリスタとなるであろう。このようなダブ
ルゲート静電誘導サイリスタにおいては、第１ゲートを
カソード短絡構造を有する分割ゲート構造として形成
し、第２ゲートをアノード短絡構造を有する分割ゲート
構造として形成することもできる。
トとは、チャネル領域を囲むゲート領域が複数の領域に
分割されたゲートを云う。静電誘導サイリスタにおいて
は、ゲート領域はｐｎ接合ゲート領域のみならず、ＭＩ
Ｓゲート領域、ショットキーゲート領域も含まれるた
め、分割ゲートとは上記の各ゲートが分割されている場
合を含む。更に、分割された一方のゲートがｐｎ接合ゲ
ート、他方のゲートがＭＩＳゲート或いはショットキー
ゲートである等の異種ゲートの組み合わせであってもよ
い。この場合には構造的な分割のみならず、ゲートの機
能的な分割となる。特に制御（コントロール）ゲートを
ＭＩＳゲート構造シールディング（短絡）ゲートをｐｎ
接合ゲートとする本発明の主要な実施例の場合には短絡
ゲートと制御電極間の絶縁効果を高めることができる点
が特徴である。更にカソード側のみならず、アノード側
において正孔の制御ゲートを分割ゲート構造とし、一方
のゲートに対してアノード短絡構造を形成してもよい。
この場合には分割ゲート型短絡構造を有するダブルゲー
ト静電誘導サイリスタとなるであろう。このようなダブ
ルゲート静電誘導サイリスタにおいては、第１ゲートを
カソード短絡構造を有する分割ゲート構造として形成
し、第２ゲートをアノード短絡構造を有する分割ゲート
構造として形成することもできる。
【００３８】従って、本発明の構成は以下に示す通りで
ある。即ち、本発明は高抵抗層領域を挟んで設けられた
アノード領域、カソード領域、制御領域を具備するサイ
リスタであって、前記制御領域は互いに分割された第１
のゲート領域と第２のゲート領域を含み、前記カソード
領域は前記第１のゲート領域と第２のゲート領域との間
に実質的に形成され、第１のゲート領域に接触するシー
ルドゲート電極と前記カソード領域に接触するカソード
電極は電気的に短絡されてカソード短絡構造を形成し、
前記第２のゲート領域上には絶縁層を介して絶縁ゲート
のコントロール電極が形成されて、該コントロールゲー
ト電極に印加される電圧によってカソード領域とアノー
ド領域間に流れる電流が制御され、前記カソード領域の
近傍の前記高抵抗層中において前記カソード領域と短絡
された第１のゲート領域と前記高抵抗層間の拡散電位に
よって広がる第１の空乏層と、第２のゲート領域と前記
高抵抗層間の電位によって広がる第２の空乏層が形成さ
れるとともに、両空乏層は実質的に接触して前記第１の
ゲート領域の電位によって前記第２のゲート領域の電位
が容量結合的に制御可能にされて、アノード領域より注
入された正孔の一部は前記第１のゲート領域を介して、
シールドゲート電極と短絡したカソード電極に流入する
ことを特徴とする分割ゲート型カソード短絡構造を有す
る絶縁ゲート静電誘導サイリスタとしての構成を有す
る。
ある。即ち、本発明は高抵抗層領域を挟んで設けられた
アノード領域、カソード領域、制御領域を具備するサイ
リスタであって、前記制御領域は互いに分割された第１
のゲート領域と第２のゲート領域を含み、前記カソード
領域は前記第１のゲート領域と第２のゲート領域との間
に実質的に形成され、第１のゲート領域に接触するシー
ルドゲート電極と前記カソード領域に接触するカソード
電極は電気的に短絡されてカソード短絡構造を形成し、
前記第２のゲート領域上には絶縁層を介して絶縁ゲート
のコントロール電極が形成されて、該コントロールゲー
ト電極に印加される電圧によってカソード領域とアノー
ド領域間に流れる電流が制御され、前記カソード領域の
近傍の前記高抵抗層中において前記カソード領域と短絡
された第１のゲート領域と前記高抵抗層間の拡散電位に
よって広がる第１の空乏層と、第２のゲート領域と前記
高抵抗層間の電位によって広がる第２の空乏層が形成さ
れるとともに、両空乏層は実質的に接触して前記第１の
ゲート領域の電位によって前記第２のゲート領域の電位
が容量結合的に制御可能にされて、アノード領域より注
入された正孔の一部は前記第１のゲート領域を介して、
シールドゲート電極と短絡したカソード電極に流入する
ことを特徴とする分割ゲート型カソード短絡構造を有す
る絶縁ゲート静電誘導サイリスタとしての構成を有す
る。
【００３９】或いはまた、高抵抗層領域を挟んで設けら
れたアノード領域、カソード領域、制御領域を具備する
サイリスタであって、前記制御領域は互いに分割された
第１のゲート領域と第２のゲート領域を含み、前記カソ
ード領域は前記第１のゲート領域と第２のゲート領域と
の間に実質的に形成され、第１のゲート領域に接触する
シールドゲート電極と前記カソード領域に接触するカソ
ード電極は電気的に短絡されてカソード短絡構造を形成
し、前記第２のゲート上には絶縁層を介して絶縁ゲート
のコントロール電極が形成されて、該絶縁ゲートのコン
トロールゲート電極に印加される電圧によってカソード
領域とアノード領域間に流れる電流が制御され、前記カ
ソード領域の近傍の前記高抵抗層中において前記カソー
ド領域と短絡された第１のゲート領域と前記高抵抗層間
の拡散電位によって広がる第１の空乏層と、第２のゲー
ト領域と前記高抵抗層間の電位によって広がる第２の空
乏層が形成されるとともに、前記第１の空乏層と前記第
２の空乏層が互いに実質的に接触し、前記第２のゲート
領域上に絶縁ゲートを介して印加されるコントロールゲ
ート電極の電圧によって静電誘導効果によって制御可能
な電位障壁が前記第１の空乏層と第２の空乏層が接する
高抵抗層領域近傍に形成され、アノード領域より注入さ
れた正孔の一部は前記第１のゲート領域を介して、シー
ルドゲート電極と短絡したカソード電極に流入すること
を特徴とする分割ゲート型カソード短絡構造を有する絶
縁ゲート静電誘導サイリスタとしての構成を有する。
れたアノード領域、カソード領域、制御領域を具備する
サイリスタであって、前記制御領域は互いに分割された
第１のゲート領域と第２のゲート領域を含み、前記カソ
ード領域は前記第１のゲート領域と第２のゲート領域と
の間に実質的に形成され、第１のゲート領域に接触する
シールドゲート電極と前記カソード領域に接触するカソ
ード電極は電気的に短絡されてカソード短絡構造を形成
し、前記第２のゲート上には絶縁層を介して絶縁ゲート
のコントロール電極が形成されて、該絶縁ゲートのコン
トロールゲート電極に印加される電圧によってカソード
領域とアノード領域間に流れる電流が制御され、前記カ
ソード領域の近傍の前記高抵抗層中において前記カソー
ド領域と短絡された第１のゲート領域と前記高抵抗層間
の拡散電位によって広がる第１の空乏層と、第２のゲー
ト領域と前記高抵抗層間の電位によって広がる第２の空
乏層が形成されるとともに、前記第１の空乏層と前記第
２の空乏層が互いに実質的に接触し、前記第２のゲート
領域上に絶縁ゲートを介して印加されるコントロールゲ
ート電極の電圧によって静電誘導効果によって制御可能
な電位障壁が前記第１の空乏層と第２の空乏層が接する
高抵抗層領域近傍に形成され、アノード領域より注入さ
れた正孔の一部は前記第１のゲート領域を介して、シー
ルドゲート電極と短絡したカソード電極に流入すること
を特徴とする分割ゲート型カソード短絡構造を有する絶
縁ゲート静電誘導サイリスタとしての構成を有する。
【００４０】或いはまた、前記第１のゲート領域と前記
第２のゲート領域との間に挟まれた高抵抗層領域内には
カソード領域が形成されるとともに前記カソード領域と
同一導電型の補助カソード領域が前記第２のゲート領域
内に包含され、該補助カソード領域と前記カソード領域
との間には第２ゲート領域及び第２ゲート領域上に形成
された絶縁層を介するコントロールゲート電極によって
実質的な絶縁ゲートトランジスタが形成され、前記補助
カソード領域から注入された電子は前記カソード領域に
蓄積されるとともに、第１のゲート領域及び第２のゲー
ト領域から広がる空乏層によって、静電誘導効果によっ
て制御される電位障壁が前記カソード領域の前面の高抵
抗層中に形成されることを特徴とする分割ゲート型カソ
ード短絡構造を有する絶縁ゲート静電誘導サイリスタと
しての構成を有する。
第２のゲート領域との間に挟まれた高抵抗層領域内には
カソード領域が形成されるとともに前記カソード領域と
同一導電型の補助カソード領域が前記第２のゲート領域
内に包含され、該補助カソード領域と前記カソード領域
との間には第２ゲート領域及び第２ゲート領域上に形成
された絶縁層を介するコントロールゲート電極によって
実質的な絶縁ゲートトランジスタが形成され、前記補助
カソード領域から注入された電子は前記カソード領域に
蓄積されるとともに、第１のゲート領域及び第２のゲー
ト領域から広がる空乏層によって、静電誘導効果によっ
て制御される電位障壁が前記カソード領域の前面の高抵
抗層中に形成されることを特徴とする分割ゲート型カソ
ード短絡構造を有する絶縁ゲート静電誘導サイリスタと
しての構成を有する。
【００４１】或いはまた、前記コントロールゲート電極
は第１ゲート領域と第２ゲート領域に挟まれた高抵抗層
上及び第１ゲート領域の一部分上まで絶縁層を介して延
在されて、第１ゲート領域と第２ゲート領域との間に実
質的な制御ゲートトランジスタが形成されることを特徴
とする分割ゲート型カソード短絡構造を有する絶縁ゲー
ト静電誘導サイリスタとしての構成を有する。。
は第１ゲート領域と第２ゲート領域に挟まれた高抵抗層
上及び第１ゲート領域の一部分上まで絶縁層を介して延
在されて、第１ゲート領域と第２ゲート領域との間に実
質的な制御ゲートトランジスタが形成されることを特徴
とする分割ゲート型カソード短絡構造を有する絶縁ゲー
ト静電誘導サイリスタとしての構成を有する。。
【００４２】或いはまた、前記第２のゲート領域の電位
は前記第１のゲート領域の電位によって制御可能になさ
れているとともに、前記第２のゲート領域は更に前記カ
ソード領域と、カソード電極によって電気的に短絡され
ていることを特徴とする分割ゲート型カソード短絡構造
を有する絶縁ゲート静電誘導サイリスタとしての構成を
有する。
は前記第１のゲート領域の電位によって制御可能になさ
れているとともに、前記第２のゲート領域は更に前記カ
ソード領域と、カソード電極によって電気的に短絡され
ていることを特徴とする分割ゲート型カソード短絡構造
を有する絶縁ゲート静電誘導サイリスタとしての構成を
有する。
【００４３】或いはまた、前記第１のゲート領域は前記
第２のゲート領域と比較して相対的に大きな領域として
形成されることを特徴とする分割ゲート型カソード短絡
構造を有する絶縁ゲート静電誘導サイリスタとしての構
成を有する。
第２のゲート領域と比較して相対的に大きな領域として
形成されることを特徴とする分割ゲート型カソード短絡
構造を有する絶縁ゲート静電誘導サイリスタとしての構
成を有する。
【００４４】前記第１のゲート領域は前記第２のゲート
領域よりも高い不純物密度を有することを特徴とする分
割ゲート型カソード短絡構造を有する絶縁ゲート静電誘
導サイリスタとしての構成を有する。
領域よりも高い不純物密度を有することを特徴とする分
割ゲート型カソード短絡構造を有する絶縁ゲート静電誘
導サイリスタとしての構成を有する。
【００４５】或いはまた、前記第１のゲート領域は、同
一導電型で第２のゲート領域に比べて深く形成された中
低濃拡散領域と、前記中低濃度拡散領域中に形成された
高濃度拡散領域、とを含むことを特徴とする分割ゲート
型カソード短絡構造を有する絶縁ゲート静電誘導サイリ
スタとしての構成を有する。
一導電型で第２のゲート領域に比べて深く形成された中
低濃拡散領域と、前記中低濃度拡散領域中に形成された
高濃度拡散領域、とを含むことを特徴とする分割ゲート
型カソード短絡構造を有する絶縁ゲート静電誘導サイリ
スタとしての構成を有する。
【００４６】或いはまた、前記第１のゲート領域は第２
のゲート領域に比べ相対的に深くかつ幅広く形成される
ことを特徴とする分割ゲート型カソード短絡構造を有す
る絶縁ゲート静電誘導サイリスタとしての構成を有す
る。
のゲート領域に比べ相対的に深くかつ幅広く形成される
ことを特徴とする分割ゲート型カソード短絡構造を有す
る絶縁ゲート静電誘導サイリスタとしての構成を有す
る。
【００４７】前記第１のゲート領域及び第２のゲート領
域はいずれもプレーナ構造に形成されることを特徴とす
る分割ゲート型カソード短絡構造を有する絶縁ゲート静
電誘導サイリスタとしての構成を有する。
域はいずれもプレーナ構造に形成されることを特徴とす
る分割ゲート型カソード短絡構造を有する絶縁ゲート静
電誘導サイリスタとしての構成を有する。
【００４８】或いはまた、前記第１のゲート領域、前記
第２のゲート領域の一方もしくは両方がともに埋込みゲ
ート構造を有することを特徴とする分割ゲート型カソー
ド短絡構造を有する絶縁ゲート静電誘導サイリスタとし
ての構成を有する。
第２のゲート領域の一方もしくは両方がともに埋込みゲ
ート構造を有することを特徴とする分割ゲート型カソー
ド短絡構造を有する絶縁ゲート静電誘導サイリスタとし
ての構成を有する。
【００４９】或いはまた、前記第１及び第２のゲート領
域はその一方もしくは両方がともに切込み構造を有する
ことを特徴とする分割ゲート型カソード短絡構造を有す
る絶縁ゲート静電誘導サイリスタとしての構成を有す
る。
域はその一方もしくは両方がともに切込み構造を有する
ことを特徴とする分割ゲート型カソード短絡構造を有す
る絶縁ゲート静電誘導サイリスタとしての構成を有す
る。
【００５０】或いはまた、前記カソード領域、アノード
領域、第１及び第２のゲート域はいずれも同一主表面近
傍に形成される横型構造を有することを特徴とする分割
ゲート型カソード短絡構造を有する絶縁ゲート静電誘導
サイリスタとしての構成を有する。
領域、第１及び第２のゲート域はいずれも同一主表面近
傍に形成される横型構造を有することを特徴とする分割
ゲート型カソード短絡構造を有する絶縁ゲート静電誘導
サイリスタとしての構成を有する。
【００５１】
【作用】図１は本発明の第１の実施例としての分割ゲー
ト型カソード短絡構造を有する絶縁ゲート静電誘導サイ
リスタの模式的な素子断面構造図であって、同時に動作
原理図に対応している。図１において、１はアノード領
域、２はカソード領域、３１は第１のゲート領域であっ
てカソード短絡ゲート或いはシールディングゲートと呼
ばれる領域である。３２は第２のゲート領域であって第
１のゲート領域３１との間にカソード領域２を含む。９
は第２のゲート領域３２上にゲート酸化膜３６を介して
形成された制御ゲート電極或いはコントロールゲート電
極と呼ばれる領域である。５は高抵抗層領域、７はアノ
ード電極、８はカソード電極、１０はカソード短絡電極
である。１１は酸化膜（ＳｉＯ2 ）である。１０のカソ
ード短絡電極はカソード短絡ゲート（シールディングゲ
ート）の電極であり、実質的にカソード電極８と短絡し
ている。
ト型カソード短絡構造を有する絶縁ゲート静電誘導サイ
リスタの模式的な素子断面構造図であって、同時に動作
原理図に対応している。図１において、１はアノード領
域、２はカソード領域、３１は第１のゲート領域であっ
てカソード短絡ゲート或いはシールディングゲートと呼
ばれる領域である。３２は第２のゲート領域であって第
１のゲート領域３１との間にカソード領域２を含む。９
は第２のゲート領域３２上にゲート酸化膜３６を介して
形成された制御ゲート電極或いはコントロールゲート電
極と呼ばれる領域である。５は高抵抗層領域、７はアノ
ード電極、８はカソード電極、１０はカソード短絡電極
である。１１は酸化膜（ＳｉＯ2 ）である。１０のカソ
ード短絡電極はカソード短絡ゲート（シールディングゲ
ート）の電極であり、実質的にカソード電極８と短絡し
ている。
【００５２】３１，３２のゲート領域は原理的にはｐｎ
接合ゲートであっても、ＭＩＳ（ＭＯＳ）ゲートであっ
ても、或いはショットキーゲートであっても、或いはま
たヘテロ接合ゲートであってもよいことはもちろんであ
る。要はカソード２アノード１間に流れる電流を静電誘
導効果によって制御できるゲート構造であればよい。そ
のための構造として本発明においては第２ゲートそのも
のを制御ゲートとするのではなく、第２ゲート上に絶対
層を介して制御ゲート電極を形成する絶縁ゲート構造を
採用する。図１においてＷ1 は第１のゲート３１の周囲
に広がる空乏層の幅を示し、Ｗ2 は第２のゲート３２の
周囲に広がる空乏層の幅を示している。Ｇ* は云わゆる
イントリンシックゲート（真のゲート）点と呼ばれる点
であって、静電誘導障壁高さの頂点に対応している。Ｇ
* 点近傍の電位障壁はカソードに存在する電子に対する
障壁であると同時に、第１ゲート、第２ゲートに存在す
る正孔に対しても電位障壁となっている。例えばサイリ
スタがオフ状態にある場合には、Ｇ* 点近傍にはカソー
ドに存在する電子に対して充分な高さの電位障壁が形成
されるとともに、第１ゲート３１及び第２ゲート３２に
存在する正孔に対しても電位障壁となっている。従っ
て、オフ状態においてはアノードカソード間に電子電流
は導通せず、かつ第１ゲート３１、第２ゲート３２間に
も正孔電流は導通していない。
接合ゲートであっても、ＭＩＳ（ＭＯＳ）ゲートであっ
ても、或いはショットキーゲートであっても、或いはま
たヘテロ接合ゲートであってもよいことはもちろんであ
る。要はカソード２アノード１間に流れる電流を静電誘
導効果によって制御できるゲート構造であればよい。そ
のための構造として本発明においては第２ゲートそのも
のを制御ゲートとするのではなく、第２ゲート上に絶対
層を介して制御ゲート電極を形成する絶縁ゲート構造を
採用する。図１においてＷ1 は第１のゲート３１の周囲
に広がる空乏層の幅を示し、Ｗ2 は第２のゲート３２の
周囲に広がる空乏層の幅を示している。Ｇ* は云わゆる
イントリンシックゲート（真のゲート）点と呼ばれる点
であって、静電誘導障壁高さの頂点に対応している。Ｇ
* 点近傍の電位障壁はカソードに存在する電子に対する
障壁であると同時に、第１ゲート、第２ゲートに存在す
る正孔に対しても電位障壁となっている。例えばサイリ
スタがオフ状態にある場合には、Ｇ* 点近傍にはカソー
ドに存在する電子に対して充分な高さの電位障壁が形成
されるとともに、第１ゲート３１及び第２ゲート３２に
存在する正孔に対しても電位障壁となっている。従っ
て、オフ状態においてはアノードカソード間に電子電流
は導通せず、かつ第１ゲート３１、第２ゲート３２間に
も正孔電流は導通していない。
【００５３】図１において第２ゲート３２上に絶縁層３
６を介して形成された制御ゲート電極９に正の電圧を印
加してＧ* 点の電位障壁高さを低下させるに従ってカソ
ード領域２からの電子注入が開始される。第２ゲート領
域３２からの正孔注入も絶縁ゲートからの変位電流とし
てわずかに行なわれるが、その後のアノード１からの正
孔注入量に比べてその量はわずかである。しかも分割ゲ
ートの効果及び絶縁ゲートの効果として共通ｐｎ接合ゲ
ートの場合に比べて、ゲートからの注入量も極めて小さ
いため、ゲートの蓄積効果が極めて少ない。これが分割
ゲートの１つの効果となっている。またＧ* 点近傍には
正孔に対する電位障壁が存在するため、また、第２ゲー
ト３２から第１ゲート３１へ流れる正孔電流は容量結合
に伴なう変位電流が主であり、実質的な導通電流は極め
て小さい。絶縁制御ゲート電極９に印加される正電圧に
よって第２ゲート領域３２も容量結合的に正電位に上昇
し、これに伴なって空乏層幅Ｗ2 も短くなる。上記電子
注入を引き起こすとともにアノード，カソード間には電
子に対する導通チャネルが形成される。従って、カソー
ド２内の電子は高抵抗層５中に注入され、更にアノード
側に流入する。カソード２から注入された電子がアノー
ド領域１と高抵抗層領域５との界面近傍に蓄積されアノ
ード領域１に存在する正孔に対する電位障壁高さを低下
させるにつれて、アノード領域１からの正孔注入が開始
される。アノード領域１から注入された正孔電流の大部
分はカソード領域２に電気的に短絡されている第１ゲー
ト３１に流入し、残りは第２ゲート３２に流入する。第
１ゲート及び第２ゲートに流入する割合は、第１ゲート
と第２ゲートの相対的な電位差等のポテンシャル分布の
形状、第１ゲートと第２ゲートの面積比或いは幾何学的
な深さ等の形状等によって決定される。第２ゲートが第
１ゲートに比べて正の電位に保持されている場合には、
第１ゲートに流入する正孔量の方が実質的に多くなるこ
とが予想される。これは第１ゲートの方が正孔に対する
電位が低く実質的に正孔を蓄積しやすい状態にあるから
である。しかるに、制御ゲート電極９をその上に形成す
る第２ゲートは実質的な静電容量が小さくなっているた
め相対的に小さな流入正孔電流によって充電されやす
い。これが分割ゲートの１つの効果である。従って、Ｇ
* 点の電位は更に低下し、より多くの電子注入が引き起
こされ、これに伴なって更に多くの正孔電流がアノード
電極７及びアノード領域１から供給される。これによっ
て、サイリスタはラッチアップ状態となる。ラッチアッ
プ状態ではＧ* 点の電位は低下し、アノード・カソード
間には電子に対するチャネルが形成される。一方、正孔
に対する電位障壁は増大するため第１ゲート，第２ゲー
ト間には結果的に高い電位障壁が形成される。
６を介して形成された制御ゲート電極９に正の電圧を印
加してＧ* 点の電位障壁高さを低下させるに従ってカソ
ード領域２からの電子注入が開始される。第２ゲート領
域３２からの正孔注入も絶縁ゲートからの変位電流とし
てわずかに行なわれるが、その後のアノード１からの正
孔注入量に比べてその量はわずかである。しかも分割ゲ
ートの効果及び絶縁ゲートの効果として共通ｐｎ接合ゲ
ートの場合に比べて、ゲートからの注入量も極めて小さ
いため、ゲートの蓄積効果が極めて少ない。これが分割
ゲートの１つの効果となっている。またＧ* 点近傍には
正孔に対する電位障壁が存在するため、また、第２ゲー
ト３２から第１ゲート３１へ流れる正孔電流は容量結合
に伴なう変位電流が主であり、実質的な導通電流は極め
て小さい。絶縁制御ゲート電極９に印加される正電圧に
よって第２ゲート領域３２も容量結合的に正電位に上昇
し、これに伴なって空乏層幅Ｗ2 も短くなる。上記電子
注入を引き起こすとともにアノード，カソード間には電
子に対する導通チャネルが形成される。従って、カソー
ド２内の電子は高抵抗層５中に注入され、更にアノード
側に流入する。カソード２から注入された電子がアノー
ド領域１と高抵抗層領域５との界面近傍に蓄積されアノ
ード領域１に存在する正孔に対する電位障壁高さを低下
させるにつれて、アノード領域１からの正孔注入が開始
される。アノード領域１から注入された正孔電流の大部
分はカソード領域２に電気的に短絡されている第１ゲー
ト３１に流入し、残りは第２ゲート３２に流入する。第
１ゲート及び第２ゲートに流入する割合は、第１ゲート
と第２ゲートの相対的な電位差等のポテンシャル分布の
形状、第１ゲートと第２ゲートの面積比或いは幾何学的
な深さ等の形状等によって決定される。第２ゲートが第
１ゲートに比べて正の電位に保持されている場合には、
第１ゲートに流入する正孔量の方が実質的に多くなるこ
とが予想される。これは第１ゲートの方が正孔に対する
電位が低く実質的に正孔を蓄積しやすい状態にあるから
である。しかるに、制御ゲート電極９をその上に形成す
る第２ゲートは実質的な静電容量が小さくなっているた
め相対的に小さな流入正孔電流によって充電されやす
い。これが分割ゲートの１つの効果である。従って、Ｇ
* 点の電位は更に低下し、より多くの電子注入が引き起
こされ、これに伴なって更に多くの正孔電流がアノード
電極７及びアノード領域１から供給される。これによっ
て、サイリスタはラッチアップ状態となる。ラッチアッ
プ状態ではＧ* 点の電位は低下し、アノード・カソード
間には電子に対するチャネルが形成される。一方、正孔
に対する電位障壁は増大するため第１ゲート，第２ゲー
ト間には結果的に高い電位障壁が形成される。
【００５４】即ち、第１ゲート，第２ゲート間には正孔
電流は実質的に流れない状態が形成される。従って、サ
イリスタがオン状態にある時には、カソード２からの電
子はアノード領域１，アノード電極７へと流れ、一方ア
ノード側からの正孔は主として第１ゲート３１（カソー
ド短絡されたゲート）と第２ゲートを介してカソード領
域２に分担されて流入している。尚、本発明の分割ゲー
ト型カソード短絡構造を有する絶縁ゲート静電誘導サイ
リスタのオン状態には２通り存在する。即ち、上述の如
きラッチアップモードとノンラッチアップモードであ
る。ラッチアップモードの場合にはターンオン時にＭＯ
Ｓゲート電極に印加された正電圧が切れてゼロバイアス
状態に戻っても主サイリスタのオン状態は維持される。
即ち、云わゆるサイリスタモードである。一方、ノンラ
ッチアップモードの場合には、ターンオン時にＭＯＳゲ
ート電極に印加された正電圧が切れてゼロバイアス状態
に戻った場合主サイリスタのオン状態は維持されない。
即ち、云わゆるトランジスタモードとなる。従って、ノ
ンラッチアップモードの場合には主サイリスタのオン状
態を維持するためにはＭＯＳゲート電極には正電圧を印
加し続けなければならない。特に第２ゲート領域３２が
フローティング状態になされ、ｎ+ カソード領域２もし
くは補助カソード領域２１と電気的に短絡されていない
構造（例えば、図１，図３，図５，図７，図１１，図１
３，図１４，図１５，図１６，図１７，図１８，図１
９，図２０）の場合には主としてラッチアップモードの
動作となり、一方、第２ゲート領域３２がｎ+ カソード
領域２もしくは補助カソード領域２１と電気的に短絡さ
れている構造（例えば、図６，図９）の場合には主とし
てノンラッチアップモードの動作となる。またラッチア
ップモードの素子においてもターンオン状態を確実に維
持するためにＭＯＳゲート電極９に正の電圧を維持し続
けてもよいことはもちろんである。
電流は実質的に流れない状態が形成される。従って、サ
イリスタがオン状態にある時には、カソード２からの電
子はアノード領域１，アノード電極７へと流れ、一方ア
ノード側からの正孔は主として第１ゲート３１（カソー
ド短絡されたゲート）と第２ゲートを介してカソード領
域２に分担されて流入している。尚、本発明の分割ゲー
ト型カソード短絡構造を有する絶縁ゲート静電誘導サイ
リスタのオン状態には２通り存在する。即ち、上述の如
きラッチアップモードとノンラッチアップモードであ
る。ラッチアップモードの場合にはターンオン時にＭＯ
Ｓゲート電極に印加された正電圧が切れてゼロバイアス
状態に戻っても主サイリスタのオン状態は維持される。
即ち、云わゆるサイリスタモードである。一方、ノンラ
ッチアップモードの場合には、ターンオン時にＭＯＳゲ
ート電極に印加された正電圧が切れてゼロバイアス状態
に戻った場合主サイリスタのオン状態は維持されない。
即ち、云わゆるトランジスタモードとなる。従って、ノ
ンラッチアップモードの場合には主サイリスタのオン状
態を維持するためにはＭＯＳゲート電極には正電圧を印
加し続けなければならない。特に第２ゲート領域３２が
フローティング状態になされ、ｎ+ カソード領域２もし
くは補助カソード領域２１と電気的に短絡されていない
構造（例えば、図１，図３，図５，図７，図１１，図１
３，図１４，図１５，図１６，図１７，図１８，図１
９，図２０）の場合には主としてラッチアップモードの
動作となり、一方、第２ゲート領域３２がｎ+ カソード
領域２もしくは補助カソード領域２１と電気的に短絡さ
れている構造（例えば、図６，図９）の場合には主とし
てノンラッチアップモードの動作となる。またラッチア
ップモードの素子においてもターンオン状態を確実に維
持するためにＭＯＳゲート電極９に正の電圧を維持し続
けてもよいことはもちろんである。
【００５５】次にサイリスタのターンオフ動作を説明す
る。第２ゲート３２の上のＭＯＳゲート電極９に負電圧
を印加すると、第２ゲート３２より高抵抗層領域５中に
広がる空乏層幅Ｗ2 が増大し、Ｇ* 点近傍の電位障壁高
さが高くなるとともにカソードアノード間のチャネルも
遮断される。これによってアノード領域１からカソード
領域２及び第１ゲート領域３１に流入していた正孔電流
の一部分は負方向にバイアスされた第２ゲート領域３２
に流入する。しかし、第１ゲート領域から第２ゲート領
域にバイパスされて流入する正孔電流量は、第１ゲート
（短絡ゲート）に流れている総正孔電流量に比べて極め
て小さい。むしろ、第２ゲート上のＭＯＳ制御ゲート電
極９に印加された負方向のバイアス電圧によって、Ｇ*
点近傍の電位障壁高さが即座に上昇するため、カソード
２からの電子注入が停止する。この状態でアノード側か
ら流入している正孔電流の大部分は第１ゲート（短絡ゲ
ート）３１を流れているが、この量もしだいに低下す
る。カソード２に流入していた正孔電流は負方向にバイ
アスされた第２ゲート上のＭＯＳゲート電極９の効果で
しだいに減少する。従って、制御ゲート電極９が制御す
べき正孔電流は、総正孔電流が分割ゲート構造によって
第１ゲート及び第２ゲートと分担されているため、共通
ゲートの場合に比べて極めて小さな電流でよい。また絶
縁ゲート構造を有する分割ゲート構造を採用しているた
め、ゲートからの注入正孔量も極めて少ないことから少
数キャリア（正孔）の蓄積効果も実質的に抑制される。
る。第２ゲート３２の上のＭＯＳゲート電極９に負電圧
を印加すると、第２ゲート３２より高抵抗層領域５中に
広がる空乏層幅Ｗ2 が増大し、Ｇ* 点近傍の電位障壁高
さが高くなるとともにカソードアノード間のチャネルも
遮断される。これによってアノード領域１からカソード
領域２及び第１ゲート領域３１に流入していた正孔電流
の一部分は負方向にバイアスされた第２ゲート領域３２
に流入する。しかし、第１ゲート領域から第２ゲート領
域にバイパスされて流入する正孔電流量は、第１ゲート
（短絡ゲート）に流れている総正孔電流量に比べて極め
て小さい。むしろ、第２ゲート上のＭＯＳ制御ゲート電
極９に印加された負方向のバイアス電圧によって、Ｇ*
点近傍の電位障壁高さが即座に上昇するため、カソード
２からの電子注入が停止する。この状態でアノード側か
ら流入している正孔電流の大部分は第１ゲート（短絡ゲ
ート）３１を流れているが、この量もしだいに低下す
る。カソード２に流入していた正孔電流は負方向にバイ
アスされた第２ゲート上のＭＯＳゲート電極９の効果で
しだいに減少する。従って、制御ゲート電極９が制御す
べき正孔電流は、総正孔電流が分割ゲート構造によって
第１ゲート及び第２ゲートと分担されているため、共通
ゲートの場合に比べて極めて小さな電流でよい。また絶
縁ゲート構造を有する分割ゲート構造を採用しているた
め、ゲートからの注入正孔量も極めて少ないことから少
数キャリア（正孔）の蓄積効果も実質的に抑制される。
【００５６】更に本発明の分割ゲート型カソード短絡構
造を有する絶縁ゲート静電誘導サイリスタの動作を説明
する。第１ゲート（短絡ゲート）と第２ゲートとの間に
は高抵抗層領域５が介在されているが、第１ゲート及び
第２ゲートからそれぞれ広がる空乏層が互いに接触して
いることから、第２ゲートの電位は第１ゲートの電位に
よって静電誘導的に制御可能となっている。第２ゲート
領域はカソード領域２と電気的に短絡されていてもよい
し、或いはまた電気的にフローティング状態になされて
いてもよい。フローティング状態になされている場合に
はアノード側から注入された正孔の一部が第２ゲートに
蓄積されてカソード領域（２）からの電子注入を促進さ
せる効果が高い。カソード領域２と第２ゲート３２が電
気的に短絡されている場合には、第２ゲート３２へ蓄積
された正孔は短絡電極に吸収される。従って、ｎ+ カソ
ード領域２からの電子注入はＭＯＳゲート電極９による
ＭＯＳキャパシタドライブ（駆動）及び後述する等価的
なｎＭＯＳＦＥＴドライブによって主として制御され、
第２ゲート３２内に蓄積される正孔の効果は低い。
造を有する絶縁ゲート静電誘導サイリスタの動作を説明
する。第１ゲート（短絡ゲート）と第２ゲートとの間に
は高抵抗層領域５が介在されているが、第１ゲート及び
第２ゲートからそれぞれ広がる空乏層が互いに接触して
いることから、第２ゲートの電位は第１ゲートの電位に
よって静電誘導的に制御可能となっている。第２ゲート
領域はカソード領域２と電気的に短絡されていてもよい
し、或いはまた電気的にフローティング状態になされて
いてもよい。フローティング状態になされている場合に
はアノード側から注入された正孔の一部が第２ゲートに
蓄積されてカソード領域（２）からの電子注入を促進さ
せる効果が高い。カソード領域２と第２ゲート３２が電
気的に短絡されている場合には、第２ゲート３２へ蓄積
された正孔は短絡電極に吸収される。従って、ｎ+ カソ
ード領域２からの電子注入はＭＯＳゲート電極９による
ＭＯＳキャパシタドライブ（駆動）及び後述する等価的
なｎＭＯＳＦＥＴドライブによって主として制御され、
第２ゲート３２内に蓄積される正孔の効果は低い。
【００５７】尚、本発明の分割ゲート型カソード短絡構
造を有する絶縁ゲート静電誘導サイリスタのターンオン
動作を以下に補足する。図１に図示する原理的な構造図
において後述する補助カソード領域２１（図３）を考慮
する場合にも、或いは考慮しない場合にも適用できるタ
ーンオン動作は、ＭＯＳゲート電極９に印加する正の電
圧によって容量結合的に第２のゲート領域（ｐ）（３
２）を正にパルス的に駆動することである。このような
ＭＯＳキャパシタによる駆動モードによって第２のゲー
ト領域３２は正にパルス的に駆動され、従ってｐ（３
２）ｎ- （５）接合が順方向にバイアスされることにな
る。第１ゲート３１と第２ゲート３２間にノーマリオフ
の条件設定がなされていても第２ゲート３２の正バイア
ス駆動によってアノード・カソード間にチャネルが形成
される。従って、ｎ+ カソード領域２からＭＯＳゲート
界面もしくは深いチャネルを通ってｎ- 層５に流入した
電子は容易に低下された電位障壁高さを越えてアノード
側に注入されることになる。このようなＭＯＳキャパシ
タ結合によるターンオン駆動モードを確実に行なうため
には、ＭＯＳキャパシタ容量を大きく取ることが重要と
なる。即ち、制御ゲート電極９と第２ゲート３２間のＭ
ＯＳキャパシタを大きく設定する。例えばゲート酸化膜
３６の厚さを薄くする、ＭＯＳキャパシタの実効面積を
広くする、酸化膜として強誘電体材料を使用する等々で
ある。上記の動作モードにおいて第２ゲート領域３２は
ｎ+ カソード領域２と電気的に短絡されていても、或い
はフローティングになされていてもよい。
造を有する絶縁ゲート静電誘導サイリスタのターンオン
動作を以下に補足する。図１に図示する原理的な構造図
において後述する補助カソード領域２１（図３）を考慮
する場合にも、或いは考慮しない場合にも適用できるタ
ーンオン動作は、ＭＯＳゲート電極９に印加する正の電
圧によって容量結合的に第２のゲート領域（ｐ）（３
２）を正にパルス的に駆動することである。このような
ＭＯＳキャパシタによる駆動モードによって第２のゲー
ト領域３２は正にパルス的に駆動され、従ってｐ（３
２）ｎ- （５）接合が順方向にバイアスされることにな
る。第１ゲート３１と第２ゲート３２間にノーマリオフ
の条件設定がなされていても第２ゲート３２の正バイア
ス駆動によってアノード・カソード間にチャネルが形成
される。従って、ｎ+ カソード領域２からＭＯＳゲート
界面もしくは深いチャネルを通ってｎ- 層５に流入した
電子は容易に低下された電位障壁高さを越えてアノード
側に注入されることになる。このようなＭＯＳキャパシ
タ結合によるターンオン駆動モードを確実に行なうため
には、ＭＯＳキャパシタ容量を大きく取ることが重要と
なる。即ち、制御ゲート電極９と第２ゲート３２間のＭ
ＯＳキャパシタを大きく設定する。例えばゲート酸化膜
３６の厚さを薄くする、ＭＯＳキャパシタの実効面積を
広くする、酸化膜として強誘電体材料を使用する等々で
ある。上記の動作モードにおいて第２ゲート領域３２は
ｎ+ カソード領域２と電気的に短絡されていても、或い
はフローティングになされていてもよい。
【００５８】上記動作モードにおいてターンオンゲート
パルスが切れた時、第２ゲート領域３２は実質的負に帯
電されている。これは第２ゲート（３２）からの正孔注
入に伴なって注入された正孔量に対応して第２ゲート３
２に負の電荷が帯電するからである。従って第２ゲート
は負バイアスとなることから、カソード２からの電子の
注入は阻止される方向となる。しかし、ラッチアップモ
ードの場合には圧倒的に多くの正孔電流が第２ゲート領
域にも流入してくるため、主サイリスタのオン状態は維
持される。一方、ノンラッチアップモードの場合には主
サイリスタをオフする方向に働く。更に確実に主サイリ
スタをターンオフするには制御電極９に負のパルスを印
加すればよい。
パルスが切れた時、第２ゲート領域３２は実質的負に帯
電されている。これは第２ゲート（３２）からの正孔注
入に伴なって注入された正孔量に対応して第２ゲート３
２に負の電荷が帯電するからである。従って第２ゲート
は負バイアスとなることから、カソード２からの電子の
注入は阻止される方向となる。しかし、ラッチアップモ
ードの場合には圧倒的に多くの正孔電流が第２ゲート領
域にも流入してくるため、主サイリスタのオン状態は維
持される。一方、ノンラッチアップモードの場合には主
サイリスタをオフする方向に働く。更に確実に主サイリ
スタをターンオフするには制御電極９に負のパルスを印
加すればよい。
【００５９】制御ゲート電極９に対する負バイアスによ
ってＧ* 点の電位障壁高さが復帰してカソード２から電
子注入も停止された後のアノード側からの正孔流入を停
止させるためにはアノード側近傍の蓄積電子を構造的、
もしくはライフタイム制御によって消滅させるととも
に、アノード１からの正孔注入を停止させる構造（例え
ばＳＩアノードショート，ダブルゲート構造等）を採用
するか或いは正孔のライフタイム制御を行なうとよい。
ってＧ* 点の電位障壁高さが復帰してカソード２から電
子注入も停止された後のアノード側からの正孔流入を停
止させるためにはアノード側近傍の蓄積電子を構造的、
もしくはライフタイム制御によって消滅させるととも
に、アノード１からの正孔注入を停止させる構造（例え
ばＳＩアノードショート，ダブルゲート構造等）を採用
するか或いは正孔のライフタイム制御を行なうとよい。
【００６０】第１ゲート３１は常にカソード領域２と電
気的に短絡されているため、第１ゲート３１近傍の正孔
は第１ゲート３１によって吸収されやすい。従って、カ
ソード近傍でしかも第１ゲート近傍における正孔の蓄積
効果は少ない。更に第１ゲート３１とカソード２間には
電位差がないことから第１ゲート・カソード間に広がる
空乏層幅は実質的に一定となり、容量変化は少ない。従
って、スイッチングに寄与する容量はＭＯＳゲート容量
と第２ゲートとカソード間の容量及び第２ゲートと高抵
抗層間の容量が顕著である。一方、第１ゲートからアノ
ード側に広がる空乏層幅Ｗ1 はアノード領域の電圧状態
によって大きく変化する。この変化に伴なう第１ゲート
・アノード間の容量も大きく変化するが、この影響がカ
ソード側に帰還する効果を抑制することが望ましい。
気的に短絡されているため、第１ゲート３１近傍の正孔
は第１ゲート３１によって吸収されやすい。従って、カ
ソード近傍でしかも第１ゲート近傍における正孔の蓄積
効果は少ない。更に第１ゲート３１とカソード２間には
電位差がないことから第１ゲート・カソード間に広がる
空乏層幅は実質的に一定となり、容量変化は少ない。従
って、スイッチングに寄与する容量はＭＯＳゲート容量
と第２ゲートとカソード間の容量及び第２ゲートと高抵
抗層間の容量が顕著である。一方、第１ゲートからアノ
ード側に広がる空乏層幅Ｗ1 はアノード領域の電圧状態
によって大きく変化する。この変化に伴なう第１ゲート
・アノード間の容量も大きく変化するが、この影響がカ
ソード側に帰還する効果を抑制することが望ましい。
【００６１】本発明のカソード短絡構造を有する絶縁ゲ
ート静電誘導サイリスタは正孔の吸収領域としての第１
ゲート（短絡ゲート）の効果によって、第２ゲート上の
ＭＯＳ制御ゲート電極によって制御されるアノード・カ
ソード間の可制御電流を実質的に増大化することができ
る。従って可制御電流破壊耐量の上昇を期待できる。ま
たＭＯＳ制御ゲート電極からの正孔注入量は実質的に極
めて小さく、また短絡ゲートの効果によってカソード近
傍のオン状態における蓄積キャリア（正孔）も共通ゲー
ト構造の場合に比べて実質的に低減化されている。従っ
て、ターンオフ時に制御ゲートに吸収すべき正孔量も極
めて小さくてよい。従って、ターンオフ状態の改善が期
待される。またＭＯＳゲート構造の導入によりゲート入
力容量の低減化に伴なってターンオンスイッチング性能
が改善される点も分割ゲートの効果として期待される。
更に、短絡ゲートと制御ゲート電極との間を完全に絶縁
分離できることから、制御ゲートによる電流制御を短絡
ゲートとは完全に独立して行なうことができるという特
徴を有する。
ート静電誘導サイリスタは正孔の吸収領域としての第１
ゲート（短絡ゲート）の効果によって、第２ゲート上の
ＭＯＳ制御ゲート電極によって制御されるアノード・カ
ソード間の可制御電流を実質的に増大化することができ
る。従って可制御電流破壊耐量の上昇を期待できる。ま
たＭＯＳ制御ゲート電極からの正孔注入量は実質的に極
めて小さく、また短絡ゲートの効果によってカソード近
傍のオン状態における蓄積キャリア（正孔）も共通ゲー
ト構造の場合に比べて実質的に低減化されている。従っ
て、ターンオフ時に制御ゲートに吸収すべき正孔量も極
めて小さくてよい。従って、ターンオフ状態の改善が期
待される。またＭＯＳゲート構造の導入によりゲート入
力容量の低減化に伴なってターンオンスイッチング性能
が改善される点も分割ゲートの効果として期待される。
更に、短絡ゲートと制御ゲート電極との間を完全に絶縁
分離できることから、制御ゲートによる電流制御を短絡
ゲートとは完全に独立して行なうことができるという特
徴を有する。
【００６２】
【実施例１】図１の構造は本発明の原理図であったが、
第１ゲート３１及び第２ゲート３２をともにｐｎ接合ゲ
ートとして形成し、アノード領域１をｐ+ 領域として形
成することによってプレーナゲート構造の実施例（実施
例１）となる。即ち、図１は本発明の第１の実施例とし
ての分割ゲート型カソード短絡構造を有する絶縁ゲート
静電誘導サイリスタの模式的断面構造図である。実施例
１では後述する補助カソード領域２１は積極的には形成
しない例である。カソード領域２は第１のゲート領域３
１と第２のゲート領域３２とのほぼ中央に形成されてい
る。カソード領域２はストライプ形状或いはドット形状
等を有する。一方、第１ゲート３１及び第２ゲート３２
はプレーナゲート構造として、同一形状にてボロン等の
拡散もしくはイオン注入によって、分割形成されてい
る。図１の構造例では制御ゲート電極９をその上に具え
る第２のゲート３２によって制御されるチャネル幅は共
通ゲートの場合に比べて約半分となる。従って、ターン
オン過程においてカソード領域２から注入される電子電
流量は共通ゲートの場合に比べて小さくなる。しかしな
がら、静電誘導サイリスタのトリガ感度（ターンオン時
の電流利得）は非常に高いため、アノード側からの必要
な正孔電流を引き出すのに必要な電子電流量はわずかで
良い。従って、ターンオン時間にあまり影響を与えるこ
となく充分にターンオン性能を確保することができる。
図１の例ではｐ領域（３２）は、カソード領域２とは電
気的に短絡されてはいない。
第１ゲート３１及び第２ゲート３２をともにｐｎ接合ゲ
ートとして形成し、アノード領域１をｐ+ 領域として形
成することによってプレーナゲート構造の実施例（実施
例１）となる。即ち、図１は本発明の第１の実施例とし
ての分割ゲート型カソード短絡構造を有する絶縁ゲート
静電誘導サイリスタの模式的断面構造図である。実施例
１では後述する補助カソード領域２１は積極的には形成
しない例である。カソード領域２は第１のゲート領域３
１と第２のゲート領域３２とのほぼ中央に形成されてい
る。カソード領域２はストライプ形状或いはドット形状
等を有する。一方、第１ゲート３１及び第２ゲート３２
はプレーナゲート構造として、同一形状にてボロン等の
拡散もしくはイオン注入によって、分割形成されてい
る。図１の構造例では制御ゲート電極９をその上に具え
る第２のゲート３２によって制御されるチャネル幅は共
通ゲートの場合に比べて約半分となる。従って、ターン
オン過程においてカソード領域２から注入される電子電
流量は共通ゲートの場合に比べて小さくなる。しかしな
がら、静電誘導サイリスタのトリガ感度（ターンオン時
の電流利得）は非常に高いため、アノード側からの必要
な正孔電流を引き出すのに必要な電子電流量はわずかで
良い。従って、ターンオン時間にあまり影響を与えるこ
となく充分にターンオン性能を確保することができる。
図１の例ではｐ領域（３２）は、カソード領域２とは電
気的に短絡されてはいない。
【００６３】図１における特徴的な構造は制御ゲート電
極９にある。制御ゲート電極９は原理的には第２のゲー
ト領域３２との間にＭＯＳキャパシタ構造を形成する構
成となっていればよい。即ち、制御ゲート電極９に印加
された正の電圧パルスの容量結合によって第２のゲート
領域３２が正電位となり、空乏層幅Ｗ2 を減少させ、或
いはＧ* 点（イントリンシックゲート点）における静電
誘導障壁高さを低下させる。これに伴なってｎ+ カソー
ド領域２からアノード側のｎ- 高抵抗層５中に充分な量
の電子が注入され、ｎ- 高抵抗層５とアノード領域１の
界面に蓄積される。これに伴なってアノード領域１から
正孔が高抵抗層中に注入される。アノード領域１から流
入する正孔は一部分は第２のゲート領域３２に蓄積され
て結果的にＭＯＳキャパシタを充電し、更に多くの電子
注入を引き起こす。残りの正孔はｎ+ カソード領域２と
短絡された第１のゲート領域３１及びカソード短絡ゲー
ト電極１０に流入する。また第２のゲート領域３２に蓄
積された正孔の一部分はｎ+ カソード領域２に流入し、
カソード電極８へと流入する。第２ゲート領域３２の電
位が正方向に高くなるにつれて、第１ゲート領域３１と
の間に電位差が生ずる。従って、この場合には第２ゲー
ト領域３２に蓄積された正孔の一部分は第１ゲート領域
３１へも流入するであろう。特に空乏化されたＧ* 点近
傍が第２ゲート３２と第１ゲート３１間の正孔電流の実
質的なチャネル領域となっている。
極９にある。制御ゲート電極９は原理的には第２のゲー
ト領域３２との間にＭＯＳキャパシタ構造を形成する構
成となっていればよい。即ち、制御ゲート電極９に印加
された正の電圧パルスの容量結合によって第２のゲート
領域３２が正電位となり、空乏層幅Ｗ2 を減少させ、或
いはＧ* 点（イントリンシックゲート点）における静電
誘導障壁高さを低下させる。これに伴なってｎ+ カソー
ド領域２からアノード側のｎ- 高抵抗層５中に充分な量
の電子が注入され、ｎ- 高抵抗層５とアノード領域１の
界面に蓄積される。これに伴なってアノード領域１から
正孔が高抵抗層中に注入される。アノード領域１から流
入する正孔は一部分は第２のゲート領域３２に蓄積され
て結果的にＭＯＳキャパシタを充電し、更に多くの電子
注入を引き起こす。残りの正孔はｎ+ カソード領域２と
短絡された第１のゲート領域３１及びカソード短絡ゲー
ト電極１０に流入する。また第２のゲート領域３２に蓄
積された正孔の一部分はｎ+ カソード領域２に流入し、
カソード電極８へと流入する。第２ゲート領域３２の電
位が正方向に高くなるにつれて、第１ゲート領域３１と
の間に電位差が生ずる。従って、この場合には第２ゲー
ト領域３２に蓄積された正孔の一部分は第１ゲート領域
３１へも流入するであろう。特に空乏化されたＧ* 点近
傍が第２ゲート３２と第１ゲート３１間の正孔電流の実
質的なチャネル領域となっている。
【００６４】図１の構造上制御ゲート電極９が第２ゲー
ト領域３２との間でＭＯＳキャパシタ容量を形成する場
合、その値はできるだけ大きい方が望ましい。容量結合
によって第２ゲート領域３２に生ずる電位をできるだけ
大きくすることが制御性の点で望ましいからである。更
にＭＯＳ制御ゲート電極９を図１に示すようにｎ+ カソ
ード領域２の端部から第２のゲート領域３２を横断して
高抵抗層領域５までにわたって絶縁層３６を介して延在
させた場合には、単純なＭＯＳキャパシタ結合ドライブ
（駆動）の効果のみならずｎ+ （２）ｎ- （５）ｐ（３
２）ｎ- （５）構造からなる横方向のｎチャネルＭＯＳ
ＦＥＴのｎＭＯＳチャネル（図１）が形成されることに
よって、ＭＯＳトランジスタを介してｎ+ カソード領域
（２）の電子が高抵抗層（５）中に注入されるという効
果も存在する。
ト領域３２との間でＭＯＳキャパシタ容量を形成する場
合、その値はできるだけ大きい方が望ましい。容量結合
によって第２ゲート領域３２に生ずる電位をできるだけ
大きくすることが制御性の点で望ましいからである。更
にＭＯＳ制御ゲート電極９を図１に示すようにｎ+ カソ
ード領域２の端部から第２のゲート領域３２を横断して
高抵抗層領域５までにわたって絶縁層３６を介して延在
させた場合には、単純なＭＯＳキャパシタ結合ドライブ
（駆動）の効果のみならずｎ+ （２）ｎ- （５）ｐ（３
２）ｎ- （５）構造からなる横方向のｎチャネルＭＯＳ
ＦＥＴのｎＭＯＳチャネル（図１）が形成されることに
よって、ＭＯＳトランジスタを介してｎ+ カソード領域
（２）の電子が高抵抗層（５）中に注入されるという効
果も存在する。
【００６５】ＭＯＳゲート電極９は第２ゲート領域３２
上のみならず、必要に応じてｎ+ カソード領域２の一
部、或いは第１のゲート領域３１上にも形成されていて
もよい。このような構造を採用することによって、ＭＯ
Ｓキャパシタドライブ（駆動）を容易にすることがで
き、また等価ｎＭＯＳＦＥＴを第１のゲート領域３１を
横断する構造として形成することもできるからである。
上のみならず、必要に応じてｎ+ カソード領域２の一
部、或いは第１のゲート領域３１上にも形成されていて
もよい。このような構造を採用することによって、ＭＯ
Ｓキャパシタドライブ（駆動）を容易にすることがで
き、また等価ｎＭＯＳＦＥＴを第１のゲート領域３１を
横断する構造として形成することもできるからである。
【００６６】ターンオフ時にはＭＯＳゲート電極９に対
して負方向の電圧パルスを印加すればよい。負方向の電
圧パルスの容量結合によって第２のゲート領域３２の電
位は負となり、Ｇ* 点の電位障壁高さも電子注入を阻止
する方向に持ち上がることになる。等価的なｎＭＯＳＦ
ＥＴのｎＭＯＳチャネルも遮断され、ｎＭＯＳチャネル
を介する電子注入も阻止される。Ｇ* 点の電位障壁高さ
が高くなればなるほどｎ+ カソード領域２からの電子注
入は阻止されると同時に、第１ゲート領域３１、第２ゲ
ート領域３２間の正孔に対する静電誘導電位障壁高さ
（Ｇ* 点に存在）は低くなる。オン状態で印加されてい
た正のゲートパルスが切れると結果的に第２のゲート領
域３２は負に帯電する。これは正の電圧パルスによって
高抵抗層５中に注入された正孔量に関係している。第２
のゲート領域３２が負に帯電するとＧ* 点の電位は上昇
してサイリスタをオフする方向に働く。しかしラッチア
ップモードの場合には圧倒的に多くの正孔電流が第２ゲ
ート領域にも流入してくるため、主サイリスタのオン状
態は維持される。一方ノンラッチアップモードの場合に
は、この負の帯電主サイリスタをオフする方向に働く。
同時に正孔に対するＧ* 点の電位が低下するため第１ゲ
ート領域３１から正孔が注入されやすくなる。結果的に
平衡状態に達して、第１ゲート３１、第２ゲート３２間
に正孔電流が流れず、ｎ+ カソード領域２からも電子注
入が起こらないというサイリスタのオフ状態に到達す
る。
して負方向の電圧パルスを印加すればよい。負方向の電
圧パルスの容量結合によって第２のゲート領域３２の電
位は負となり、Ｇ* 点の電位障壁高さも電子注入を阻止
する方向に持ち上がることになる。等価的なｎＭＯＳＦ
ＥＴのｎＭＯＳチャネルも遮断され、ｎＭＯＳチャネル
を介する電子注入も阻止される。Ｇ* 点の電位障壁高さ
が高くなればなるほどｎ+ カソード領域２からの電子注
入は阻止されると同時に、第１ゲート領域３１、第２ゲ
ート領域３２間の正孔に対する静電誘導電位障壁高さ
（Ｇ* 点に存在）は低くなる。オン状態で印加されてい
た正のゲートパルスが切れると結果的に第２のゲート領
域３２は負に帯電する。これは正の電圧パルスによって
高抵抗層５中に注入された正孔量に関係している。第２
のゲート領域３２が負に帯電するとＧ* 点の電位は上昇
してサイリスタをオフする方向に働く。しかしラッチア
ップモードの場合には圧倒的に多くの正孔電流が第２ゲ
ート領域にも流入してくるため、主サイリスタのオン状
態は維持される。一方ノンラッチアップモードの場合に
は、この負の帯電主サイリスタをオフする方向に働く。
同時に正孔に対するＧ* 点の電位が低下するため第１ゲ
ート領域３１から正孔が注入されやすくなる。結果的に
平衡状態に達して、第１ゲート３１、第２ゲート３２間
に正孔電流が流れず、ｎ+ カソード領域２からも電子注
入が起こらないというサイリスタのオフ状態に到達す
る。
【００６７】図２は図１に示した分割ゲート型カソード
短絡構造を有する絶縁ゲート静電誘導サイリスタの模式
的回路表現である。ｐｎ接合ゲート（ＳＧ）によるカソ
ード短絡ゲートのＳＩサイリスタとＭＯＳゲートＳＩサ
イリスタが並列に接続されているものとして表現するこ
とができる。ｎＭＯＳチャネルはｎ（２）ｐ（３２）ｎ
- （５）によるＭＯＳ界面のチャネルを表わしている。
短絡構造を有する絶縁ゲート静電誘導サイリスタの模式
的回路表現である。ｐｎ接合ゲート（ＳＧ）によるカソ
ード短絡ゲートのＳＩサイリスタとＭＯＳゲートＳＩサ
イリスタが並列に接続されているものとして表現するこ
とができる。ｎＭＯＳチャネルはｎ（２）ｐ（３２）ｎ
- （５）によるＭＯＳ界面のチャネルを表わしている。
【００６８】尚、図１の構造例ではアノード領域１は均
一な層として形成された例が示されているが、これは構
造を簡単化して実施例を明瞭化するためである。アノー
ド側の領域についてはアノード短絡構造、ＳＩ短絡構造
（特開平１−９３１６９号公報）、バッファを有する構
造、ＳＩバッファを具える構造（特願平４−１１４１４
０号、ドリフトバッファを具える構造（特願平４−１４
４８８７号）、或いは更にプレーナもしくは埋込み構造
等によるダブルゲート構造が形成されていてもよいこと
はもちろんである。
一な層として形成された例が示されているが、これは構
造を簡単化して実施例を明瞭化するためである。アノー
ド側の領域についてはアノード短絡構造、ＳＩ短絡構造
（特開平１−９３１６９号公報）、バッファを有する構
造、ＳＩバッファを具える構造（特願平４−１１４１４
０号、ドリフトバッファを具える構造（特願平４−１４
４８８７号）、或いは更にプレーナもしくは埋込み構造
等によるダブルゲート構造が形成されていてもよいこと
はもちろんである。
【００６９】
【実施例２】図３は本発明の第２の実施例としての分割
ゲート型カソード短絡構造を有する絶縁ゲート静電誘導
サイリスタの模式的断面構造図である。図３の構造例に
おいては、第１のゲート３１と第２のゲート３２との間
の機能を分離するために不純物密度差を設けている点と
第２ゲート領域３２内に補助カソード領域２１を設けた
点に特徴を有する。即ち、カソード短絡ゲートとして機
能する第１のゲート（Shielding Gate) ３１をｐ++領域
として形成し、ｐ領域として形成する第２のゲート領域
（制御ゲート）３２との間に不純物密度差を設定すると
ともに、ｎ+ 領域２とｐ領域３２内のｎ補助カソード領
域２１をカソード電極８にて共通に接続している。第１
のゲート領域３１の不純物密度を高く設定する理由は、
第２ゲート（３２）と高抵抗層（５）間の拡散電位に比
べて、第１ゲート（３１）高抵抗層（５）間の拡散電位
を高くすることができ、これに伴なって、カソード面近
傍の少数キャリア（正孔）は、より多く第１ゲート領域
３１に吸収されやすいからである。更にまた、第１ゲー
ト領域３１の不純物密度を高く設定することによって、
アノード領域１から注入された正孔電流もより多くは第
１ゲート３１へ流入し、結果的に、カソード短絡の効果
が増大することになる。第１ゲート領域３１をｎ+ カソ
ード領域２及び補助カソード領域２１と電気的に短絡す
ることによって第１ゲート領域３１に吸収される正孔を
効率的に吸収することができる。第２のゲート領域３２
はＭＯＳ制御ゲート電極９の効果によってカソード領域
２及び補助カソード領域２１からの電子注入を制御する
チャネルとなるとともに、第１のゲート領域３１に比較
すると相対的に少ない量の正孔電流しかオン、オフ時に
導通しない。また、制御ゲート電極９はＭＯＳであるこ
とから極めて少ないターンオンゲート電流，ターンオフ
ゲート電流によってサイリスタをオンオフすることがで
き、第２ゲート（３２）の負担が軽減化されている。図
３の構造的特徴はｎ補助カソード領域２１を第２のゲー
ト領域３２内に設定している点である。ＭＯＳゲート電
極９をｎ（２）ｎ- （５）ｐ（３２）ｎ（２１）ｐ（３
２）ｎ- （５）の各領域を横断してゲート酸化膜３６を
介して延在させることによって実質的にチャネル長の短
いｎチャネルＭＯＳＦＥＴを形成することができる。即
ち、補助カソード領域２１が存在しない場合には等価的
なｎＭＯＳＦＥＴのチャネル長は第２ゲート領域３２の
幅に等しい。しかるに第２ゲート領域３２内に補助カソ
ード領域２１を形成する第２の実施例（図３）において
は、ｐ領域３２の幅がｎ領域２１によって減少している
ため、実質的にチャネル長は短く、短チャネル化が実現
されている。ＭＯＳゲートチャネルが短チャネル化され
ることから、サイリスタのオンオフ動作において高速化
を図ることができる。更にまた、補助カソード領域２１
を設定する効果として、ＭＯＳゲート電極９に正の電圧
が印加された状態においてはｎＭＯＳ界面にｎチャネル
の反転層が形成されて、実質的にカソード領域（２，２
１）の面積を大きく設定することができるという点にあ
る。これによって、カソードから注入される電子電流容
量を大きく設定することができ、主サイリスタの電流容
量を大きくすることができる。図３において、もしもＭ
ＯＳゲート電極９を更に第１ゲート領域３１の上まで延
在させ、第１ゲート領域３１を横断してｎＭＯＳチャネ
ルをｎ（２）ｎ- （５）ｐ（３１）ｎ- （５）間に形成
することもできる。これによって実質的な電子の流れる
チャネルが増加する。
ゲート型カソード短絡構造を有する絶縁ゲート静電誘導
サイリスタの模式的断面構造図である。図３の構造例に
おいては、第１のゲート３１と第２のゲート３２との間
の機能を分離するために不純物密度差を設けている点と
第２ゲート領域３２内に補助カソード領域２１を設けた
点に特徴を有する。即ち、カソード短絡ゲートとして機
能する第１のゲート（Shielding Gate) ３１をｐ++領域
として形成し、ｐ領域として形成する第２のゲート領域
（制御ゲート）３２との間に不純物密度差を設定すると
ともに、ｎ+ 領域２とｐ領域３２内のｎ補助カソード領
域２１をカソード電極８にて共通に接続している。第１
のゲート領域３１の不純物密度を高く設定する理由は、
第２ゲート（３２）と高抵抗層（５）間の拡散電位に比
べて、第１ゲート（３１）高抵抗層（５）間の拡散電位
を高くすることができ、これに伴なって、カソード面近
傍の少数キャリア（正孔）は、より多く第１ゲート領域
３１に吸収されやすいからである。更にまた、第１ゲー
ト領域３１の不純物密度を高く設定することによって、
アノード領域１から注入された正孔電流もより多くは第
１ゲート３１へ流入し、結果的に、カソード短絡の効果
が増大することになる。第１ゲート領域３１をｎ+ カソ
ード領域２及び補助カソード領域２１と電気的に短絡す
ることによって第１ゲート領域３１に吸収される正孔を
効率的に吸収することができる。第２のゲート領域３２
はＭＯＳ制御ゲート電極９の効果によってカソード領域
２及び補助カソード領域２１からの電子注入を制御する
チャネルとなるとともに、第１のゲート領域３１に比較
すると相対的に少ない量の正孔電流しかオン、オフ時に
導通しない。また、制御ゲート電極９はＭＯＳであるこ
とから極めて少ないターンオンゲート電流，ターンオフ
ゲート電流によってサイリスタをオンオフすることがで
き、第２ゲート（３２）の負担が軽減化されている。図
３の構造的特徴はｎ補助カソード領域２１を第２のゲー
ト領域３２内に設定している点である。ＭＯＳゲート電
極９をｎ（２）ｎ- （５）ｐ（３２）ｎ（２１）ｐ（３
２）ｎ- （５）の各領域を横断してゲート酸化膜３６を
介して延在させることによって実質的にチャネル長の短
いｎチャネルＭＯＳＦＥＴを形成することができる。即
ち、補助カソード領域２１が存在しない場合には等価的
なｎＭＯＳＦＥＴのチャネル長は第２ゲート領域３２の
幅に等しい。しかるに第２ゲート領域３２内に補助カソ
ード領域２１を形成する第２の実施例（図３）において
は、ｐ領域３２の幅がｎ領域２１によって減少している
ため、実質的にチャネル長は短く、短チャネル化が実現
されている。ＭＯＳゲートチャネルが短チャネル化され
ることから、サイリスタのオンオフ動作において高速化
を図ることができる。更にまた、補助カソード領域２１
を設定する効果として、ＭＯＳゲート電極９に正の電圧
が印加された状態においてはｎＭＯＳ界面にｎチャネル
の反転層が形成されて、実質的にカソード領域（２，２
１）の面積を大きく設定することができるという点にあ
る。これによって、カソードから注入される電子電流容
量を大きく設定することができ、主サイリスタの電流容
量を大きくすることができる。図３において、もしもＭ
ＯＳゲート電極９を更に第１ゲート領域３１の上まで延
在させ、第１ゲート領域３１を横断してｎＭＯＳチャネ
ルをｎ（２）ｎ- （５）ｐ（３１）ｎ- （５）間に形成
することもできる。これによって実質的な電子の流れる
チャネルが増加する。
【００７０】尚、図３において２１はｎ+ 補助カソード
領域であるが、図３の模式的な回路表現を図４に示す。
基本構造としてはｎ+ カソード領域２のみが存在すれば
よく、ｎ+ 補助カソード領域２１は必要ない。分割ゲー
ト型構造は２つのサイリスタの並列動作として考えるこ
とができる。カソード領域２と補助カソード領域２１は
ｎＭＯＳＦＥＴのソース／ドレイン領域と考えることが
できる。動作上はｎ+補助カソード領域２１から高抵抗
層５中に注入された電子はｎ+ カソード領域２に蓄積さ
れ、ｎ+ 補助カソード領域２１が実際のカソード領域で
あるかのように考えることができる。即ち、ｎ+ 補助カ
ソード領域２１は第２ゲート領域３２内に含まれている
が、ＭＯＳゲート９の働きによって、等価的なＭＯＳＦ
ＥＴのｎチャネル反転層が形成されるならば、補助カソ
ード領域２１まで一様なカソード領域が形成されたよう
に考えることができる。このような補助カソード領域２
１が形成されることによって、その後の導通状態はｐｎ
接合ゲートの静電誘導サイリスタと同様に考えることが
できる。ＭＯＳゲート構造の効果は第１ゲート（短絡ゲ
ート）３１と第２ゲート３２上の制御ゲート電極９の間
の絶縁分離をより完全なものとする点にあり、従来のｐ
ｎ接合ゲートの分割ゲート構造では実現できなかったも
のである。
領域であるが、図３の模式的な回路表現を図４に示す。
基本構造としてはｎ+ カソード領域２のみが存在すれば
よく、ｎ+ 補助カソード領域２１は必要ない。分割ゲー
ト型構造は２つのサイリスタの並列動作として考えるこ
とができる。カソード領域２と補助カソード領域２１は
ｎＭＯＳＦＥＴのソース／ドレイン領域と考えることが
できる。動作上はｎ+補助カソード領域２１から高抵抗
層５中に注入された電子はｎ+ カソード領域２に蓄積さ
れ、ｎ+ 補助カソード領域２１が実際のカソード領域で
あるかのように考えることができる。即ち、ｎ+ 補助カ
ソード領域２１は第２ゲート領域３２内に含まれている
が、ＭＯＳゲート９の働きによって、等価的なＭＯＳＦ
ＥＴのｎチャネル反転層が形成されるならば、補助カソ
ード領域２１まで一様なカソード領域が形成されたよう
に考えることができる。このような補助カソード領域２
１が形成されることによって、その後の導通状態はｐｎ
接合ゲートの静電誘導サイリスタと同様に考えることが
できる。ＭＯＳゲート構造の効果は第１ゲート（短絡ゲ
ート）３１と第２ゲート３２上の制御ゲート電極９の間
の絶縁分離をより完全なものとする点にあり、従来のｐ
ｎ接合ゲートの分割ゲート構造では実現できなかったも
のである。
【００７１】図４は前述の如く図３に図示した分割ゲー
ト型カソード短絡構造を有する絶縁ゲート静電誘導サイ
リスタの模式的な回路表現である。ｐｎ接合ゲートの静
電誘導サイリスタはゲート（ＳＧ，１０）をカソード領
域（２）と短絡しており、一方絶縁ゲートの静電誘導サ
イリスタはコントロールゲート（ＣＧ，９）（ＭＯＳ）
によって導通制御される。補助カソード領域２１を考え
ることによって、ｎ+（２）ｐ（３２）ｎ- （５）ｎ+
（２１）の横型構造のｎＭＯＳＦＥＴが形成されること
がわかる。ｎ+ 補助カソード領域２１は更に第２のゲー
ト（３２）によって制御される。ＭＯＳゲートの静電誘
導サイリスタのカソード領域と考えることができる。ま
た、第１のゲート領域３１と第２のゲート領域３２間の
高抵抗層領域５は実質的に空乏層されているため、キャ
パシタに示されるように容量的に結合されているものと
考えることができる。
ト型カソード短絡構造を有する絶縁ゲート静電誘導サイ
リスタの模式的な回路表現である。ｐｎ接合ゲートの静
電誘導サイリスタはゲート（ＳＧ，１０）をカソード領
域（２）と短絡しており、一方絶縁ゲートの静電誘導サ
イリスタはコントロールゲート（ＣＧ，９）（ＭＯＳ）
によって導通制御される。補助カソード領域２１を考え
ることによって、ｎ+（２）ｐ（３２）ｎ- （５）ｎ+
（２１）の横型構造のｎＭＯＳＦＥＴが形成されること
がわかる。ｎ+ 補助カソード領域２１は更に第２のゲー
ト（３２）によって制御される。ＭＯＳゲートの静電誘
導サイリスタのカソード領域と考えることができる。ま
た、第１のゲート領域３１と第２のゲート領域３２間の
高抵抗層領域５は実質的に空乏層されているため、キャ
パシタに示されるように容量的に結合されているものと
考えることができる。
【００７２】尚、図３の構造において、ＭＯＳゲート電
極９を第１のゲート領域３１の上部まで配置することも
できる。この場合には、等価的なｎＭＯＳチャネルは第
１のゲート領域を横断する形で形成される。アノード側
の構造としては、アノード短絡構造、バッファ構造、或
いはダブルゲート構造としてもよいことは第１の実施例
の説明と同様である。
極９を第１のゲート領域３１の上部まで配置することも
できる。この場合には、等価的なｎＭＯＳチャネルは第
１のゲート領域を横断する形で形成される。アノード側
の構造としては、アノード短絡構造、バッファ構造、或
いはダブルゲート構造としてもよいことは第１の実施例
の説明と同様である。
【００７３】
【実施例３】図５は本発明の第３の実施例としての分割
ゲート型カソード短絡構造を有する絶縁ゲート静電誘導
サイリスタの模式的断面構造図である。図５の実施例３
では第１，２の実施例に比べて、更に第１ゲートと第２
ゲートとの機能を分離するために第１ゲートをｐ+ 領域
（３１）及びｐ- 領域（１２）の組み合わせによって形
成し、第２ゲートをｐ領域（３２）として形成するとと
もに、第２ゲート３２の両側にカソード領域２を設定し
て、第２ゲート３２の上に形成されたＭＯＳゲート電極
９によるカソード電流の制御性を増大している。低不純
物密度のゲート領域（ｐ- ）（１２）の役割は第１ゲー
トを深く形成して、より深く広い領域の正孔を吸収する
ことと、電界緩和層としての働きをする点にある。実施
例３の構造上もアノード領域１には短絡構造、バッファ
構造等を導入してもよいことは明らかである。
ゲート型カソード短絡構造を有する絶縁ゲート静電誘導
サイリスタの模式的断面構造図である。図５の実施例３
では第１，２の実施例に比べて、更に第１ゲートと第２
ゲートとの機能を分離するために第１ゲートをｐ+ 領域
（３１）及びｐ- 領域（１２）の組み合わせによって形
成し、第２ゲートをｐ領域（３２）として形成するとと
もに、第２ゲート３２の両側にカソード領域２を設定し
て、第２ゲート３２の上に形成されたＭＯＳゲート電極
９によるカソード電流の制御性を増大している。低不純
物密度のゲート領域（ｐ- ）（１２）の役割は第１ゲー
トを深く形成して、より深く広い領域の正孔を吸収する
ことと、電界緩和層としての働きをする点にある。実施
例３の構造上もアノード領域１には短絡構造、バッファ
構造等を導入してもよいことは明らかである。
【００７４】
【実施例４】図６は本発明の第４の実施例としての分割
ゲート型カソード短絡構造を有する絶縁ゲート静電誘導
サイリスタの模式的断面構造図である。図６はｎ+ カソ
ード領域２を第１ゲート３１と第２ゲート３２との間に
形成するとともに、第１ゲート３１を第２ゲート３２よ
りも高い不純物密度として形成している例である。更に
第２ゲート領域３２に対しても第１ゲート領域３１及び
カソード領域２と同電位となるようにカソード電極（短
絡ゲート電極）１０が接触している。ＭＯＳゲート電極
９はｎ+ （２）ｎ- （５）ｐ（３２）ｎ- （５）による
構造上に配置されて、ターンオン時に実質的なｎＭＯＳ
チャネルが形成される構造となっている。動作上は実施
例１〜３と同様に考えることができる。
ゲート型カソード短絡構造を有する絶縁ゲート静電誘導
サイリスタの模式的断面構造図である。図６はｎ+ カソ
ード領域２を第１ゲート３１と第２ゲート３２との間に
形成するとともに、第１ゲート３１を第２ゲート３２よ
りも高い不純物密度として形成している例である。更に
第２ゲート領域３２に対しても第１ゲート領域３１及び
カソード領域２と同電位となるようにカソード電極（短
絡ゲート電極）１０が接触している。ＭＯＳゲート電極
９はｎ+ （２）ｎ- （５）ｐ（３２）ｎ- （５）による
構造上に配置されて、ターンオン時に実質的なｎＭＯＳ
チャネルが形成される構造となっている。動作上は実施
例１〜３と同様に考えることができる。
【００７５】
【実施例５】図７は本発明の第５の実施例としての分割
ゲート型カソード短絡構造を有する絶縁ゲート静電誘導
サイリスタの模式的断面構造図である。図１に示した第
１の実施例と異なる点は、ＭＯＳゲート電極９を第１の
ゲート領域３１の上部にもゲート酸化膜３６を介して形
成している点である。第２のゲート領域上のＭＯＳゲー
ト電極９と第１のゲート領域上のＭＯＳゲート電極９も
電気的に共通領域として形成されている。このような構
造とすることによって、ターンオン時の電子電流のチャ
ネル領域を増加することができる。即ち、ｎＭＯＳチャ
ネルの構造が第１ゲート領域３１のＭＯＳ界面であるｎ
+ （２）ｎ- （５）ｐ+ （３１）ｎ- （５）構造、第２
ゲート領域３２のＭＯＳ界面であるｎ+ （２）ｎ
- （５）ｐ（３２）ｎ- （５）構造、及び第１ゲート３
１，第２ゲート３２に挟まれたＳＩチャネルとしてのｎ
+ （２）ｎ- （５）Ｇ* ｎ- （５）構造に形成されるこ
とになる。
ゲート型カソード短絡構造を有する絶縁ゲート静電誘導
サイリスタの模式的断面構造図である。図１に示した第
１の実施例と異なる点は、ＭＯＳゲート電極９を第１の
ゲート領域３１の上部にもゲート酸化膜３６を介して形
成している点である。第２のゲート領域上のＭＯＳゲー
ト電極９と第１のゲート領域上のＭＯＳゲート電極９も
電気的に共通領域として形成されている。このような構
造とすることによって、ターンオン時の電子電流のチャ
ネル領域を増加することができる。即ち、ｎＭＯＳチャ
ネルの構造が第１ゲート領域３１のＭＯＳ界面であるｎ
+ （２）ｎ- （５）ｐ+ （３１）ｎ- （５）構造、第２
ゲート領域３２のＭＯＳ界面であるｎ+ （２）ｎ
- （５）ｐ（３２）ｎ- （５）構造、及び第１ゲート３
１，第２ゲート３２に挟まれたＳＩチャネルとしてのｎ
+ （２）ｎ- （５）Ｇ* ｎ- （５）構造に形成されるこ
とになる。
【００７６】更に図７の構造上ｎ+ カソード領域２を島
状領域として形成し、第１ゲート領域３１と第２ゲート
領域３２間にｐチャネルのＭＯＳＦＥＴが等価的に形成
されている。このｐチャネルＭＯＳＦＥＴは、特に主サ
イリスタのターンオフ時に有効な働きをする。即ち、タ
ーンオン状態において印加されていたＭＯＳゲート電極
に負方向にパルス電圧が印加されると、上記ｎＭＯＳチ
ャネルは遮断され、またＳＩチャネルもオフとなる。一
方、上記ｐチャネルＭＯＳＦＥＴは導通状態となり、第
１ゲート領域３１と第２ゲート領域３２は同電位とな
り、第２ゲート領域３２に蓄積されていた余分な正孔も
短絡ゲート電極１０に排出され、電子注入の遮断ととも
に主サイリスタがスイッチオフされる。
状領域として形成し、第１ゲート領域３１と第２ゲート
領域３２間にｐチャネルのＭＯＳＦＥＴが等価的に形成
されている。このｐチャネルＭＯＳＦＥＴは、特に主サ
イリスタのターンオフ時に有効な働きをする。即ち、タ
ーンオン状態において印加されていたＭＯＳゲート電極
に負方向にパルス電圧が印加されると、上記ｎＭＯＳチ
ャネルは遮断され、またＳＩチャネルもオフとなる。一
方、上記ｐチャネルＭＯＳＦＥＴは導通状態となり、第
１ゲート領域３１と第２ゲート領域３２は同電位とな
り、第２ゲート領域３２に蓄積されていた余分な正孔も
短絡ゲート電極１０に排出され、電子注入の遮断ととも
に主サイリスタがスイッチオフされる。
【００７７】図８は図７に示した分割ゲート型カソード
短絡構造を有する絶縁ゲート静電誘導サイリスタの模式
的回路表現である。第１ゲート領域３１，第２ゲート領
域３２間にｐチャネルＭＯＳＦＥＴが形成されている様
子を示している。またｎＭＯＳチャネルが第１ゲート領
域３１及び第２ゲート領域３２上に形成される様子をＭ
ＯＳキャパシタ構造で表現している。
短絡構造を有する絶縁ゲート静電誘導サイリスタの模式
的回路表現である。第１ゲート領域３１，第２ゲート領
域３２間にｐチャネルＭＯＳＦＥＴが形成されている様
子を示している。またｎＭＯＳチャネルが第１ゲート領
域３１及び第２ゲート領域３２上に形成される様子をＭ
ＯＳキャパシタ構造で表現している。
【００７８】
【実施例６】図９は本発明の第６の実施例としての分割
ゲート型カソード短絡構造を有する絶縁ゲート静電誘導
サイリスタの模式的断面構造図である。図９の構造的特
徴は第２のゲート領域３２内に補助カソード領域２１を
設定して実質的なｎＭＯＳチャネルのチャネル長を短く
し、かつｎ+ カソード領域（２，２１）を広く形成する
とともに、第２ゲート領域３２と補助カソード領域２１
も電気的に短絡している点にある。図１０は図９に示し
た分割ゲート型カソード短絡構造を有する絶縁ゲート静
電誘導サイリスタの模式的回路表現である。カソードＫ
１（２）、Ｋ２（２１）がそれぞれ第１ゲート領域３１
及び第２ゲート領域３２と短絡されており、更にＫ１
（２），Ｋ２（２１）間にはｎＭＯＳＦＥＴが形成され
ている。また第２ゲート領域３２上にはｎＭＯＳチャネ
ルのキャパシタが形成されている。実施例６のように第
２ゲート領域３２の電位をカソード短絡ゲート１０と同
電位とすることによって第２ゲート領域３２内に蓄積さ
れる正孔量はほぼ一定に保持される。従って、第２ゲー
ト領域３２がフローティングになされている場合と比較
してターンオン時のトリガ感度は低下する。しかし、ｎ
ＭＯＳチャネルの効果によってカソード領域（２，２
１）から注入される電子電流によって、主サイリスタを
トリガすることは充分に可能である。むしろ、第２ゲー
ト領域３２が電位的に安定化されることから、誤点弧を
防止し、かつ主サイリスタのスイッチオフが容易となる
という利点もある。図９の実施例６の構造を拡張して実
施例５と同様に、第１ゲート領域３１，第２ゲート領域
３２間にｐＭＯＳＦＥＴが形成される構造を導入しても
よいことは明らかである。更に、ｎＭＯＳチャネルを第
１ゲート領域３１を横断するように形成してもよいこと
も明らかである。
ゲート型カソード短絡構造を有する絶縁ゲート静電誘導
サイリスタの模式的断面構造図である。図９の構造的特
徴は第２のゲート領域３２内に補助カソード領域２１を
設定して実質的なｎＭＯＳチャネルのチャネル長を短く
し、かつｎ+ カソード領域（２，２１）を広く形成する
とともに、第２ゲート領域３２と補助カソード領域２１
も電気的に短絡している点にある。図１０は図９に示し
た分割ゲート型カソード短絡構造を有する絶縁ゲート静
電誘導サイリスタの模式的回路表現である。カソードＫ
１（２）、Ｋ２（２１）がそれぞれ第１ゲート領域３１
及び第２ゲート領域３２と短絡されており、更にＫ１
（２），Ｋ２（２１）間にはｎＭＯＳＦＥＴが形成され
ている。また第２ゲート領域３２上にはｎＭＯＳチャネ
ルのキャパシタが形成されている。実施例６のように第
２ゲート領域３２の電位をカソード短絡ゲート１０と同
電位とすることによって第２ゲート領域３２内に蓄積さ
れる正孔量はほぼ一定に保持される。従って、第２ゲー
ト領域３２がフローティングになされている場合と比較
してターンオン時のトリガ感度は低下する。しかし、ｎ
ＭＯＳチャネルの効果によってカソード領域（２，２
１）から注入される電子電流によって、主サイリスタを
トリガすることは充分に可能である。むしろ、第２ゲー
ト領域３２が電位的に安定化されることから、誤点弧を
防止し、かつ主サイリスタのスイッチオフが容易となる
という利点もある。図９の実施例６の構造を拡張して実
施例５と同様に、第１ゲート領域３１，第２ゲート領域
３２間にｐＭＯＳＦＥＴが形成される構造を導入しても
よいことは明らかである。更に、ｎＭＯＳチャネルを第
１ゲート領域３１を横断するように形成してもよいこと
も明らかである。
【００７９】
【実施例７】図１１は本発明の第７の実施例としての分
割ゲート型カソード短絡構造を有する絶縁ゲート静電誘
導サイリスタの模式的断面構造図である。図１１の構造
的特徴は図７に示した第５の実施例の構造を更に拡張し
て、第２のゲート領域３２内にｎ+ 補助カソード領域２
１を形成した点にある。ｎ+ 補助カソード領域２１の効
果によって、ｎ（２）ｎ- （５）ｐ（３２）ｎ（２１）
構造によって等価的なｎＭＯＳＦＥＴが形成されるた
め、ｎ（２）ｐ（３２）ｎ- （５）間の等価的なｎＭＯ
Ｓチャネルのチャネル長が短くなる。従って、ターンオ
ン時のスイッチングが高速化されるという特徴がある。
第２ゲート領域３２の電位は第１ゲート領域３１の電位
によって容量的に制御される。更に第１ゲート領域３１
と第２ゲート領域３２間には等価的なｐチャネルＭＯＳ
ＦＥＴが形成されることからターンオフ時にｐＭＯＳＦ
ＥＴが導通して第２ゲート領域内の蓄積正孔がクリアさ
れる点も前述の通りである。第７の実施例のように補助
カソード領域２１をフローティング領域として形成して
もターンオン時にはカソード領域２とｎＭＯＳＦＥＴを
介して導通状態となることから、動作上何ら差支えがな
いことは明らかである。図１２は図１１に示した分割ゲ
ート型カソード短絡構造を有する絶縁ゲート静電誘導サ
イリスタの模式的な回路表現である。第１ゲート領域３
１，第２ゲート領域３２間にはｐチャネルＭＯＳＦＥＴ
が接続され、カソード領域Ｋ１（２）、補助カソード領
域Ｋ２（２１）間にはｎチャネルＭＯＳＦＥＴが接続さ
れている。更に電気的に共通になされたＭＯＳゲート電
極９によって第１のゲート領域３１上及び第２のゲート
領域３２上にもｎＭＯＳチャネルのキャパシタが形成さ
れている。
割ゲート型カソード短絡構造を有する絶縁ゲート静電誘
導サイリスタの模式的断面構造図である。図１１の構造
的特徴は図７に示した第５の実施例の構造を更に拡張し
て、第２のゲート領域３２内にｎ+ 補助カソード領域２
１を形成した点にある。ｎ+ 補助カソード領域２１の効
果によって、ｎ（２）ｎ- （５）ｐ（３２）ｎ（２１）
構造によって等価的なｎＭＯＳＦＥＴが形成されるた
め、ｎ（２）ｐ（３２）ｎ- （５）間の等価的なｎＭＯ
Ｓチャネルのチャネル長が短くなる。従って、ターンオ
ン時のスイッチングが高速化されるという特徴がある。
第２ゲート領域３２の電位は第１ゲート領域３１の電位
によって容量的に制御される。更に第１ゲート領域３１
と第２ゲート領域３２間には等価的なｐチャネルＭＯＳ
ＦＥＴが形成されることからターンオフ時にｐＭＯＳＦ
ＥＴが導通して第２ゲート領域内の蓄積正孔がクリアさ
れる点も前述の通りである。第７の実施例のように補助
カソード領域２１をフローティング領域として形成して
もターンオン時にはカソード領域２とｎＭＯＳＦＥＴを
介して導通状態となることから、動作上何ら差支えがな
いことは明らかである。図１２は図１１に示した分割ゲ
ート型カソード短絡構造を有する絶縁ゲート静電誘導サ
イリスタの模式的な回路表現である。第１ゲート領域３
１，第２ゲート領域３２間にはｐチャネルＭＯＳＦＥＴ
が接続され、カソード領域Ｋ１（２）、補助カソード領
域Ｋ２（２１）間にはｎチャネルＭＯＳＦＥＴが接続さ
れている。更に電気的に共通になされたＭＯＳゲート電
極９によって第１のゲート領域３１上及び第２のゲート
領域３２上にもｎＭＯＳチャネルのキャパシタが形成さ
れている。
【００８０】
【実施例８】図１３は本発明の第８の実施例としての分
割ゲート型カソード短絡構造を有する絶縁ゲート静電誘
導サイリスタの模式的断面構造図である。図１３におい
て第１のゲート領域３１は埋込みゲート構造として形成
され、第２のゲート領域３２はプレーナゲート構造とし
て形成されている。即ち、第２ゲート領域３２はｎ-エ
ピタキシャル層１４の表面部分にボロン等の拡散もしく
はイオン注入によって形成されている。第２ゲート領域
３２上にはゲート酸化膜３６を介してＭＯＳ制御ゲート
電極９が形成されている。図１３より明らかなようにＭ
ＯＳゲート電極９は第２のゲート領域３２の上にＭＯＳ
酸化膜３６を介して横断する形に延在されており、第２
ゲート領域３２の間にはカソード領域２が形成されてい
る。従って、ＭＯＳゲート電極９に対して正の電圧パル
スを印加すれば、カソード領域２間には等価的なｎチャ
ネルＭＯＳＦＥＴが形成されて、電位的に同電位とな
る。即ちｎ（２）ｎ- （１４）ｐ（３２）ｎ- （１４）
ｎ（２）……から形成されるｎＭＯＳチャネルがｎ- エ
ピタキシャル層表面に形成されることになる。これらの
カソード領域２は第１ゲート領域３１と電気的にカソー
ド短絡電極１０によって短絡されている。第１ゲート領
域３１の埋込み構造におけるチャネル幅を比較的広く設
定することによって、カソード２から注入された電子は
容易に埋込みチャネルを導通する。従って、所定の電子
電流及び正孔電流が確保されるならば、主サイリスタは
ラッチアップ状態に移向する。オン状態においては、正
孔電流の大部分は第１のゲート領域３１に流入し、残り
の正孔電流は第２ゲート領域３２を介してカソード領域
２に流入するか直接的にカソード領域２に流入する。主
サイリスタをオフするにはＭＯＳゲート電極９に印加さ
れていた正電圧パルスを切るか負電圧パルスを印加すれ
ばよい。ｎＭＯＳチャネルは遮断され、第２ゲート３２
間のＳＩチャネルも遮断されて電子注入が阻止される。
従って、正孔電流もしだいに減少し、主サイリスタはオ
フとなる。ターンオフを促進するために第２ゲート領域
３２間或いは第２ゲート領域３２と第１ゲート領域３１
間に等価的なｐチャネルＭＯＳＦＥＴを形成してもよい
ことは前述の通りである。例えば、ＭＯＳゲート電極９
を第１ゲート領域３１の上まで延在させる等の構造的拡
張が考えられる。尚、ｐＭＯＳＦＥＴが形成される場合
には第２ゲート領域３２の電位は第１ゲート領域３１の
電位によって容易に制御可能となる。しかし、等価的な
ｐＭＯＳＦＥＴが形成されない場合でも、第１ゲート領
域３１と第２ゲート領域３２間を容量的に結合すること
によって、第２ゲート領域３２の電位は第１のゲート領
域３１の電位によって制御可能となる。従って、第２ゲ
ート領域３２内に蓄積される正孔は容易にカソード短絡
ゲート電極１０に排出され、動作的に安定である。
割ゲート型カソード短絡構造を有する絶縁ゲート静電誘
導サイリスタの模式的断面構造図である。図１３におい
て第１のゲート領域３１は埋込みゲート構造として形成
され、第２のゲート領域３２はプレーナゲート構造とし
て形成されている。即ち、第２ゲート領域３２はｎ-エ
ピタキシャル層１４の表面部分にボロン等の拡散もしく
はイオン注入によって形成されている。第２ゲート領域
３２上にはゲート酸化膜３６を介してＭＯＳ制御ゲート
電極９が形成されている。図１３より明らかなようにＭ
ＯＳゲート電極９は第２のゲート領域３２の上にＭＯＳ
酸化膜３６を介して横断する形に延在されており、第２
ゲート領域３２の間にはカソード領域２が形成されてい
る。従って、ＭＯＳゲート電極９に対して正の電圧パル
スを印加すれば、カソード領域２間には等価的なｎチャ
ネルＭＯＳＦＥＴが形成されて、電位的に同電位とな
る。即ちｎ（２）ｎ- （１４）ｐ（３２）ｎ- （１４）
ｎ（２）……から形成されるｎＭＯＳチャネルがｎ- エ
ピタキシャル層表面に形成されることになる。これらの
カソード領域２は第１ゲート領域３１と電気的にカソー
ド短絡電極１０によって短絡されている。第１ゲート領
域３１の埋込み構造におけるチャネル幅を比較的広く設
定することによって、カソード２から注入された電子は
容易に埋込みチャネルを導通する。従って、所定の電子
電流及び正孔電流が確保されるならば、主サイリスタは
ラッチアップ状態に移向する。オン状態においては、正
孔電流の大部分は第１のゲート領域３１に流入し、残り
の正孔電流は第２ゲート領域３２を介してカソード領域
２に流入するか直接的にカソード領域２に流入する。主
サイリスタをオフするにはＭＯＳゲート電極９に印加さ
れていた正電圧パルスを切るか負電圧パルスを印加すれ
ばよい。ｎＭＯＳチャネルは遮断され、第２ゲート３２
間のＳＩチャネルも遮断されて電子注入が阻止される。
従って、正孔電流もしだいに減少し、主サイリスタはオ
フとなる。ターンオフを促進するために第２ゲート領域
３２間或いは第２ゲート領域３２と第１ゲート領域３１
間に等価的なｐチャネルＭＯＳＦＥＴを形成してもよい
ことは前述の通りである。例えば、ＭＯＳゲート電極９
を第１ゲート領域３１の上まで延在させる等の構造的拡
張が考えられる。尚、ｐＭＯＳＦＥＴが形成される場合
には第２ゲート領域３２の電位は第１ゲート領域３１の
電位によって容易に制御可能となる。しかし、等価的な
ｐＭＯＳＦＥＴが形成されない場合でも、第１ゲート領
域３１と第２ゲート領域３２間を容量的に結合すること
によって、第２ゲート領域３２の電位は第１のゲート領
域３１の電位によって制御可能となる。従って、第２ゲ
ート領域３２内に蓄積される正孔は容易にカソード短絡
ゲート電極１０に排出され、動作的に安定である。
【００８１】
【実施例９】図１４は本発明の第９の実施例としての分
割ゲート型カソード短絡構造を有する絶縁ゲート静電誘
導サイリスタの模式的断面構造図である。図１４の構造
的特徴は第２のゲート領域３２をＵ字溝の側壁部及び底
部に形成するとともに、Ｕ字溝の側壁部及び底部にＭＯ
Ｓゲート酸化膜３６を形成してＭＯＳキャパシタ容量を
比較的大きく形成し、かつＭＯＳ制御ゲート電極９をＵ
字溝内に形成した点にある。第１ゲート領域３１の不純
物密度を第２ゲート領域３２の不純物密度よりも高く形
成する理由は前述同様に、正孔電流の吸収量を第１ゲー
ト領域３１側に多くするためである。ＭＯＳキャパシタ
ドライブ（駆動）によってＧ* 点の電位が低下し、また
Ｗ2 の幅が減少して、ｎカソード領域２からの電子注入
が起こり、主サイリスタをターンオンさせる。ターンオ
フ時にはＭＯＳゲート電極の正電圧を切るか負方向にパ
ルス電圧を加えればよい。これに伴なって、カソード２
からの電子注入は遮断され、しだいに正孔電流も低下し
て主サイリスタはオフする。第２ゲート領域３２の電位
は第１ゲート領域３１の電位によって容量結合的制御さ
れる点は前述と同様である。
割ゲート型カソード短絡構造を有する絶縁ゲート静電誘
導サイリスタの模式的断面構造図である。図１４の構造
的特徴は第２のゲート領域３２をＵ字溝の側壁部及び底
部に形成するとともに、Ｕ字溝の側壁部及び底部にＭＯ
Ｓゲート酸化膜３６を形成してＭＯＳキャパシタ容量を
比較的大きく形成し、かつＭＯＳ制御ゲート電極９をＵ
字溝内に形成した点にある。第１ゲート領域３１の不純
物密度を第２ゲート領域３２の不純物密度よりも高く形
成する理由は前述同様に、正孔電流の吸収量を第１ゲー
ト領域３１側に多くするためである。ＭＯＳキャパシタ
ドライブ（駆動）によってＧ* 点の電位が低下し、また
Ｗ2 の幅が減少して、ｎカソード領域２からの電子注入
が起こり、主サイリスタをターンオンさせる。ターンオ
フ時にはＭＯＳゲート電極の正電圧を切るか負方向にパ
ルス電圧を加えればよい。これに伴なって、カソード２
からの電子注入は遮断され、しだいに正孔電流も低下し
て主サイリスタはオフする。第２ゲート領域３２の電位
は第１ゲート領域３１の電位によって容量結合的制御さ
れる点は前述と同様である。
【００８２】
【実施例１０】図１５は第１０の実施例としての分割ゲ
ート型カソード短絡構造を有する絶縁ゲート静電誘導サ
イリスタの模式的断面構造図である。図１５の構造的特
徴は第１ゲート領域３１を埋込み構造、第２ゲート領域
３２を実施例９と同様の切込みゲート構造とした点であ
る。第２ゲート領域３２及びＭＯＳゲート酸化膜３６は
いずれもＵ字溝の側壁部及び底部に形成され、ＭＯＳゲ
ート電極９はＵ字溝内に形成されている。ｎカソード領
域２はｎ- エピタキシャル成長層１４の表面に形成され
ている。第１ゲート領域３１と第２ゲート領域３２間は
それぞれ空乏層（幅Ｗ1 ，幅Ｗ2 ）が形成され、カソー
ド領域２の前面にはＧ* 点において静電誘導電位障壁が
形成されている。主サイリスタのスイッチ動作は前述と
同様である。
ート型カソード短絡構造を有する絶縁ゲート静電誘導サ
イリスタの模式的断面構造図である。図１５の構造的特
徴は第１ゲート領域３１を埋込み構造、第２ゲート領域
３２を実施例９と同様の切込みゲート構造とした点であ
る。第２ゲート領域３２及びＭＯＳゲート酸化膜３６は
いずれもＵ字溝の側壁部及び底部に形成され、ＭＯＳゲ
ート電極９はＵ字溝内に形成されている。ｎカソード領
域２はｎ- エピタキシャル成長層１４の表面に形成され
ている。第１ゲート領域３１と第２ゲート領域３２間は
それぞれ空乏層（幅Ｗ1 ，幅Ｗ2 ）が形成され、カソー
ド領域２の前面にはＧ* 点において静電誘導電位障壁が
形成されている。主サイリスタのスイッチ動作は前述と
同様である。
【００８３】
【実施例１１】図１６は本発明の第１１の実施例として
の分割ゲート型カソード短絡構造を有する絶縁ゲート静
電誘導サイリスタの模式的断面構造図である。図１６の
構造的特徴は第１ゲート領域３１及び、第２ゲート領域
３２がともにＵ字溝の底部に形成されている点である。
即ち、第１ゲート領域３１はＵ字溝の底部より拡散形成
され底部方向及び側壁方向に広がって形成されている。
第２ゲート領域３２も同様に形成されるとともに、Ｕ字
溝内にゲート酸化膜３６を介してＭＯＳゲート電極９を
形成することによって、ＭＯＳ構造が形成されている。
図１６の構造は図１のプレーナ構造を切り込みゲート構
造に変形した例と考えることができる。動作上はＭＯＳ
キャパシタドライブ（駆動）によるターンオン動作を行
なっている。ターンオフ動作も前述と同様である。
の分割ゲート型カソード短絡構造を有する絶縁ゲート静
電誘導サイリスタの模式的断面構造図である。図１６の
構造的特徴は第１ゲート領域３１及び、第２ゲート領域
３２がともにＵ字溝の底部に形成されている点である。
即ち、第１ゲート領域３１はＵ字溝の底部より拡散形成
され底部方向及び側壁方向に広がって形成されている。
第２ゲート領域３２も同様に形成されるとともに、Ｕ字
溝内にゲート酸化膜３６を介してＭＯＳゲート電極９を
形成することによって、ＭＯＳ構造が形成されている。
図１６の構造は図１のプレーナ構造を切り込みゲート構
造に変形した例と考えることができる。動作上はＭＯＳ
キャパシタドライブ（駆動）によるターンオン動作を行
なっている。ターンオフ動作も前述と同様である。
【００８４】
【実施例１２，１３】図１７及び図１８はそれぞれ本発
明の第１２及び第１３の実施例としての分割ゲート型カ
ソード短絡構造を有する絶縁ゲート静電誘導サイリスタ
の模式的断面構造図を示す。図１７及び図１８はいずれ
も誘電体分離基板もしくは半絶縁性基板１６の中に絶縁
層１１を介して形成された単結晶島状領域（高抵抗層
５）内に素子を横型に形成する例である。
明の第１２及び第１３の実施例としての分割ゲート型カ
ソード短絡構造を有する絶縁ゲート静電誘導サイリスタ
の模式的断面構造図を示す。図１７及び図１８はいずれ
も誘電体分離基板もしくは半絶縁性基板１６の中に絶縁
層１１を介して形成された単結晶島状領域（高抵抗層
５）内に素子を横型に形成する例である。
【００８５】図１７は高抵抗層領域（ｎ- ）５中に形成
された横型構造の静電誘導サイリスタを示す。図７に示
した実施例５と同様の構造が形成されている。即ち、Ｍ
ＯＳゲート電極９は第２ゲート領域３２上のみならず第
２ゲート領域３１上まで絶縁層３６を介して延在されて
いる。アノード領域１はアノード短絡領域６とアノード
電極１によって短絡されている。１５は絶縁層１１上の
ＳＩＰＯＳ膜であり、カソードアノード間の横方向の強
電界分布の安定化を図っている。１７はバック電極であ
る。
された横型構造の静電誘導サイリスタを示す。図７に示
した実施例５と同様の構造が形成されている。即ち、Ｍ
ＯＳゲート電極９は第２ゲート領域３２上のみならず第
２ゲート領域３１上まで絶縁層３６を介して延在されて
いる。アノード領域１はアノード短絡領域６とアノード
電極１によって短絡されている。１５は絶縁層１１上の
ＳＩＰＯＳ膜であり、カソードアノード間の横方向の強
電界分布の安定化を図っている。１７はバック電極であ
る。
【００８６】図１８は図１７の構造に加えて更に第２ゲ
ート領域３２内に補助カソード領域２１を設けた構造例
である。即ち、図１１に示した実施例７と同様の構造が
形成されている。ｎＭＯＳチャネルが短チャネル化され
ることから高速動作が期待でき、また電流容量も増大す
る。従って、第２ゲート３２上のＭＯＳゲート電極９に
よるカソード２からの電子電流の制御性が増大するとと
もに、第１ゲートには不純物密度差と第１ゲート領域３
１の配置によってより多くの正孔を吸収することができ
る。従って、少数キャリアの蓄積効果が少ないため、ス
イッチング性能が改善され、また可制御耐量が増大化す
る。
ート領域３２内に補助カソード領域２１を設けた構造例
である。即ち、図１１に示した実施例７と同様の構造が
形成されている。ｎＭＯＳチャネルが短チャネル化され
ることから高速動作が期待でき、また電流容量も増大す
る。従って、第２ゲート３２上のＭＯＳゲート電極９に
よるカソード２からの電子電流の制御性が増大するとと
もに、第１ゲートには不純物密度差と第１ゲート領域３
１の配置によってより多くの正孔を吸収することができ
る。従って、少数キャリアの蓄積効果が少ないため、ス
イッチング性能が改善され、また可制御耐量が増大化す
る。
【００８７】図１７，１８に示した実施例１２，１３に
おいては素子構造がプレーナ構造の横型構造であるた
め、電流容量を大きく設定するためにはマルチチャネル
化が必要となることはもちろんである。
おいては素子構造がプレーナ構造の横型構造であるた
め、電流容量を大きく設定するためにはマルチチャネル
化が必要となることはもちろんである。
【００８８】
【実施例１４】図１９は本発明の第１４の実施例として
の分割ゲート型カソード短絡構造を有する絶縁ゲート静
電誘導サイリスタの模式的断面構造図である。実施例１
４の構造は、図１９より明らかなように両面ゲート（ダ
ブルゲート）構造を有し、しかもカソード側のｐゲート
領域（３１，３２）及びアノード側のｎゲート領域（３
３，３４）はそれぞれ分割ゲート構造となっている。図
１９の構造は図１１に示した実施例７の構造がマルチチ
ャネル構造としてカソード側に形成されているものと考
えることができる。更にアノード側も同様である。即
ち、第１のゲート（ｐ+ ）３１はｎ+ カソード領域２と
短絡ゲート電極１０によって短絡され、第２のゲート
（ｐ）３２上にはゲート酸化膜３６を介して制御ゲート
電極９が形成されている。また第１のアノード側ゲート
領域（ｎ+ ）３３はｐ+ アノード領域１とアノード電極
７によって短絡され、第２のアノード側ゲート領域
（ｎ）３４上にはゲート酸化膜４０を介して第２の制御
ゲート電極３５が形成されている。２１は補助カソード
領域，４１は同様の補助アノード領域（ｐ+ ）である。
制御ゲート電極９及び第２の制御ゲート電極３５によっ
て実施例１４のダブルゲートサイリスタはオン・オフ制
御される。第１の制御ゲート電極９によってｎＭＯＳ，
ｐＭＯＳが制御され、同様に第２の制御ゲート電極３５
によって、ｐＭＯＳ，ｎＭＯＳが制御されている。第１
のアノード側ゲート領域（ｎ+ ）３３はアノード領域１
とアノード電極７によって短絡されているが、この短絡
の効果は、アノード側近傍の少数キャリアとしての電子
を吸収する点にある。ｎ+ ゲート３３によってアノード
近傍の電子が吸収され、一方ｐ+ ゲート３１によってカ
ソード近傍の正孔が吸収されることから、実施例１４の
サイリスタは少数キャリアの蓄積効果が小さく、スイッ
チング速度が極めて速くなるという特徴を有する。ま
た、アノード側から流入した正孔は主として第１のゲー
ト（ｐ+ ）３１に流れ、一方カソード側から流入した電
子は主として第１のアノード側ゲート領域３３に流れ
る。このような短絡ゲートの効果がカソード側及びアノ
ード側の両方に存在することから，可制御耐量も高いと
いう特徴がある。図１９においてｎ- ／ｐ- 層３８，３
９は高抵抗のエピタキシャル層であり、高抵抗層５とは
別の領域として薄く形成している。第１ゲート，第２ゲ
ート間の容量結合性を考慮している。
の分割ゲート型カソード短絡構造を有する絶縁ゲート静
電誘導サイリスタの模式的断面構造図である。実施例１
４の構造は、図１９より明らかなように両面ゲート（ダ
ブルゲート）構造を有し、しかもカソード側のｐゲート
領域（３１，３２）及びアノード側のｎゲート領域（３
３，３４）はそれぞれ分割ゲート構造となっている。図
１９の構造は図１１に示した実施例７の構造がマルチチ
ャネル構造としてカソード側に形成されているものと考
えることができる。更にアノード側も同様である。即
ち、第１のゲート（ｐ+ ）３１はｎ+ カソード領域２と
短絡ゲート電極１０によって短絡され、第２のゲート
（ｐ）３２上にはゲート酸化膜３６を介して制御ゲート
電極９が形成されている。また第１のアノード側ゲート
領域（ｎ+ ）３３はｐ+ アノード領域１とアノード電極
７によって短絡され、第２のアノード側ゲート領域
（ｎ）３４上にはゲート酸化膜４０を介して第２の制御
ゲート電極３５が形成されている。２１は補助カソード
領域，４１は同様の補助アノード領域（ｐ+ ）である。
制御ゲート電極９及び第２の制御ゲート電極３５によっ
て実施例１４のダブルゲートサイリスタはオン・オフ制
御される。第１の制御ゲート電極９によってｎＭＯＳ，
ｐＭＯＳが制御され、同様に第２の制御ゲート電極３５
によって、ｐＭＯＳ，ｎＭＯＳが制御されている。第１
のアノード側ゲート領域（ｎ+ ）３３はアノード領域１
とアノード電極７によって短絡されているが、この短絡
の効果は、アノード側近傍の少数キャリアとしての電子
を吸収する点にある。ｎ+ ゲート３３によってアノード
近傍の電子が吸収され、一方ｐ+ ゲート３１によってカ
ソード近傍の正孔が吸収されることから、実施例１４の
サイリスタは少数キャリアの蓄積効果が小さく、スイッ
チング速度が極めて速くなるという特徴を有する。ま
た、アノード側から流入した正孔は主として第１のゲー
ト（ｐ+ ）３１に流れ、一方カソード側から流入した電
子は主として第１のアノード側ゲート領域３３に流れ
る。このような短絡ゲートの効果がカソード側及びアノ
ード側の両方に存在することから，可制御耐量も高いと
いう特徴がある。図１９においてｎ- ／ｐ- 層３８，３
９は高抵抗のエピタキシャル層であり、高抵抗層５とは
別の領域として薄く形成している。第１ゲート，第２ゲ
ート間の容量結合性を考慮している。
【００８９】
【実施例１５】図２０は本発明の第１５の実施例として
の分割ゲート型カソード短絡構造を有する絶縁ゲート静
電誘導サイリスタの模式的断面構造図である。実施例１
４はアノード側ゲート，カソード側ゲートともにプレー
ナ構造であったのに対して、実施例１５はすべてのゲー
トを切り込みゲート構造とした例である。図１６に示し
た実施例１１と同様の構造がカソード側に形成されてい
るものと考えることができる。アノード側についても同
様である。カソード側ゲートは第１のゲート（ｐ+ ）３
１及び第２のゲート（ｐ）３２及びＭＯＳ制御ゲート電
極９からなり、アノード側ゲートは第１のアノード側ゲ
ート領域（ｎ+ ）３３及び第２のアノード側ゲート領域
（ｎ）３４及び第２の制御ゲート電極３５からなってい
る。第１のゲート（ｐ+ ）３１はカソード領域（ｎ+ ）
２とカソード短絡電極１０によって短絡され、第２のゲ
ート（ｐ+ ）３２は絶縁膜３６を介して制御ゲート電極
９と縦型のＭＯＳ構造を形成している。第１のアノード
側ゲート領域（ｎ+ ）３３はアノード領域１とアノード
電極７によって短絡され、第２のアノード側ゲート領域
（ｎ）３４は絶縁膜４０を介して第２の制御ゲート電極
３５と縦型のＭＯＳ構造を形成している。
の分割ゲート型カソード短絡構造を有する絶縁ゲート静
電誘導サイリスタの模式的断面構造図である。実施例１
４はアノード側ゲート，カソード側ゲートともにプレー
ナ構造であったのに対して、実施例１５はすべてのゲー
トを切り込みゲート構造とした例である。図１６に示し
た実施例１１と同様の構造がカソード側に形成されてい
るものと考えることができる。アノード側についても同
様である。カソード側ゲートは第１のゲート（ｐ+ ）３
１及び第２のゲート（ｐ）３２及びＭＯＳ制御ゲート電
極９からなり、アノード側ゲートは第１のアノード側ゲ
ート領域（ｎ+ ）３３及び第２のアノード側ゲート領域
（ｎ）３４及び第２の制御ゲート電極３５からなってい
る。第１のゲート（ｐ+ ）３１はカソード領域（ｎ+ ）
２とカソード短絡電極１０によって短絡され、第２のゲ
ート（ｐ+ ）３２は絶縁膜３６を介して制御ゲート電極
９と縦型のＭＯＳ構造を形成している。第１のアノード
側ゲート領域（ｎ+ ）３３はアノード領域１とアノード
電極７によって短絡され、第２のアノード側ゲート領域
（ｎ）３４は絶縁膜４０を介して第２の制御ゲート電極
３５と縦型のＭＯＳ構造を形成している。
【００９０】実施例１４及び１５では分割ゲート型カソ
ード短絡構造に加えて分割ゲート型アノード短絡構造を
実現した構造例となっている。制御ゲート（領域）を分
割し、一方を主電極と短絡して短絡ゲート電極とし、他
方をＭＯＳ構造による真の電流制御電極として形成する
構造をカソード側，アノード側の両方において実現する
ことによって、サイリスタの導通キャリアの正孔及び電
子の蓄積効果を抑制し高速のスイッチングを実現すると
ともに、カソード短絡，アノード短絡の効果によって可
制御耐量が増大している。
ード短絡構造に加えて分割ゲート型アノード短絡構造を
実現した構造例となっている。制御ゲート（領域）を分
割し、一方を主電極と短絡して短絡ゲート電極とし、他
方をＭＯＳ構造による真の電流制御電極として形成する
構造をカソード側，アノード側の両方において実現する
ことによって、サイリスタの導通キャリアの正孔及び電
子の蓄積効果を抑制し高速のスイッチングを実現すると
ともに、カソード短絡，アノード短絡の効果によって可
制御耐量が増大している。
【００９１】本発明の実施例は上記実施例１〜１５の構
造に限定されることはなく、種々の変形，拡張が可能で
ある。電流容量，耐圧に応じてチャネル数，ゲート寸
法，高抵抗層の厚さ，エピタキシャル層の厚さ等を設定
すればよい。
造に限定されることはなく、種々の変形，拡張が可能で
ある。電流容量，耐圧に応じてチャネル数，ゲート寸
法，高抵抗層の厚さ，エピタキシャル層の厚さ等を設定
すればよい。
【００９２】また本発明の実施例を実現するための半導
体材料としてはシリコンに限定されるわけではなく、他
のＧa Ａs ，ＩｎＰ，等の材料を用いてもよいことはも
ちろんである。更にまた実施例１〜１１においてはアノ
ード側の構造にバッファ構造，ＳＩバッファ構造，短絡
構造，Ｓ２短絡構造，通常のダブルゲート構造等を導入
してもよいことは明らかである。更にまたこれらの構造
とライフタイム制御を組み合わせてもよいことはもちろ
んである。例えば電子線，プロトン，γ線照射を行なっ
てもよい。或いはまたＡｕ，Ｐｔ等の重金属拡散を行な
ってもよい。更にこれらを組み合わせて高抵抗層５の縦
方向にライフタイム分布を設定してもよいことも明らか
である。
体材料としてはシリコンに限定されるわけではなく、他
のＧa Ａs ，ＩｎＰ，等の材料を用いてもよいことはも
ちろんである。更にまた実施例１〜１１においてはアノ
ード側の構造にバッファ構造，ＳＩバッファ構造，短絡
構造，Ｓ２短絡構造，通常のダブルゲート構造等を導入
してもよいことは明らかである。更にまたこれらの構造
とライフタイム制御を組み合わせてもよいことはもちろ
んである。例えば電子線，プロトン，γ線照射を行なっ
てもよい。或いはまたＡｕ，Ｐｔ等の重金属拡散を行な
ってもよい。更にこれらを組み合わせて高抵抗層５の縦
方向にライフタイム分布を設定してもよいことも明らか
である。
【００９３】
【発明の効果】本発明の分割ゲート型カソード短絡構造
を有する絶縁ゲート静電誘導サイリスタによれば素子構
造が極めて簡単である。また、チャネルの集積化密度が
高いために面積効率が増大し、短絡構造に加えてＭＯＳ
ゲート構造の導入によって少数キャリアの蓄積効果が抑
制されてスイッチング速度が速く、カソード短絡の効果
によって可制御耐量の増大したサイリスタ素子を実現す
ることができる。更にＭＯＳゲートの導入によって短絡
ゲートと制御電極を完全に絶縁分離できるため、制御電
極の制御性が向上するという利点もある。更に実質的に
ＭＯＳデバイスが内蔵される構造が実現されるためスイ
ッチングのオンオフ制御機能が増大するという利点もあ
る。分割ゲート構造はプレーナ，埋込み，切込み或いは
ダブルゲート構造のそれぞれにおいて形成することがで
き、中小電力用から大電力用途或いは高耐圧集積回路用
途等に適用することができる。
を有する絶縁ゲート静電誘導サイリスタによれば素子構
造が極めて簡単である。また、チャネルの集積化密度が
高いために面積効率が増大し、短絡構造に加えてＭＯＳ
ゲート構造の導入によって少数キャリアの蓄積効果が抑
制されてスイッチング速度が速く、カソード短絡の効果
によって可制御耐量の増大したサイリスタ素子を実現す
ることができる。更にＭＯＳゲートの導入によって短絡
ゲートと制御電極を完全に絶縁分離できるため、制御電
極の制御性が向上するという利点もある。更に実質的に
ＭＯＳデバイスが内蔵される構造が実現されるためスイ
ッチングのオンオフ制御機能が増大するという利点もあ
る。分割ゲート構造はプレーナ，埋込み，切込み或いは
ダブルゲート構造のそれぞれにおいて形成することがで
き、中小電力用から大電力用途或いは高耐圧集積回路用
途等に適用することができる。
【図１】本発明の第１の実施例としての分割ゲート型カ
ソード短絡構造を有する絶縁ゲート静電誘導サイリスタ
ソード短絡構造を有する絶縁ゲート静電誘導サイリスタ
【図２】図１に示した分割ゲート型カソード短絡構造を
有する絶縁ゲート静電誘導サイリスタの模式的回路表現
有する絶縁ゲート静電誘導サイリスタの模式的回路表現
【図３】本発明の第２の実施例としての分割ゲート型カ
ソード短絡構造を有する絶縁ゲート静電誘導サイリスタ
ソード短絡構造を有する絶縁ゲート静電誘導サイリスタ
【図４】図３に示した分割ゲート型カソード短絡構造を
有する絶縁ゲート静電誘導サイリスタの模式的回路表現
有する絶縁ゲート静電誘導サイリスタの模式的回路表現
【図５】本発明の第３の実施例としての分割ゲート型カ
ソード短絡構造を有する絶縁ゲート静電誘導サイリスタ
ソード短絡構造を有する絶縁ゲート静電誘導サイリスタ
【図６】本発明の第４の実施例としての分割ゲート型カ
ソード短絡構造を有する絶縁ゲート静電誘導サイリスタ
の模式的断面構造図
ソード短絡構造を有する絶縁ゲート静電誘導サイリスタ
の模式的断面構造図
【図７】本発明の第５の実施例としての分割ゲート型カ
ソード短絡構造を有する絶縁ゲート静電誘導サイリスタ
の模式的断面構造図
ソード短絡構造を有する絶縁ゲート静電誘導サイリスタ
の模式的断面構造図
【図８】図７に示した分割ゲート型カソード短絡構造を
有する絶縁ゲート静電誘導サイリスタの模式的回路表現
有する絶縁ゲート静電誘導サイリスタの模式的回路表現
【図９】本発明の第６の実施例としての分割ゲート型カ
ソード短絡構造を有する絶縁ゲート静電誘導サイリスタ
の模式的断面構造図
ソード短絡構造を有する絶縁ゲート静電誘導サイリスタ
の模式的断面構造図
【図１０】図９に示した分割ゲート型カソード短絡構造
を有する絶縁ゲート静電誘導サイリスタの模式的回路表
現
を有する絶縁ゲート静電誘導サイリスタの模式的回路表
現
【図１１】本発明の第７の実施例としての分割ゲート型
カソード短絡構造を有する絶縁ゲート静電誘導サイリス
タの模式的断面構造図
カソード短絡構造を有する絶縁ゲート静電誘導サイリス
タの模式的断面構造図
【図１２】図１１に示した分割ゲート型カソード短絡構
造を有する絶縁ゲート静電誘導サイリスタの模式的回路
表現
造を有する絶縁ゲート静電誘導サイリスタの模式的回路
表現
【図１３】本発明の第８の実施例としての分割ゲート型
カソード短絡構造を有する絶縁ゲート静電誘導サイリス
タの模式的断面構造図
カソード短絡構造を有する絶縁ゲート静電誘導サイリス
タの模式的断面構造図
【図１４】本発明の第９の実施例としての分割ゲート型
カソード短絡構造を有する絶縁ゲート静電誘導サイリス
タの模式的断面構造図
カソード短絡構造を有する絶縁ゲート静電誘導サイリス
タの模式的断面構造図
【図１５】本発明の第１０の実施例としての分割ゲート
型カソード短絡構造を有する絶縁ゲート静電誘導サイリ
スタの模式的断面構造図
型カソード短絡構造を有する絶縁ゲート静電誘導サイリ
スタの模式的断面構造図
【図１６】本発明の第１１の実施例としての分割ゲート
型カソード短絡構造を有する絶縁ゲート静電誘導サイリ
スタの模式的断面構造図
型カソード短絡構造を有する絶縁ゲート静電誘導サイリ
スタの模式的断面構造図
【図１７】本発明の第１２の実施例としての分割ゲート
型カソード短絡構造を有する絶縁ゲート静電誘導サイリ
スタの模式的断面構造図
型カソード短絡構造を有する絶縁ゲート静電誘導サイリ
スタの模式的断面構造図
【図１８】本発明の第１３の実施例としての分割ゲート
型カソード短絡構造を有する絶縁ゲート静電誘導サイリ
スタの模式的断面構造図
型カソード短絡構造を有する絶縁ゲート静電誘導サイリ
スタの模式的断面構造図
【図１９】本発明の第１４の実施例としての分割ゲート
型カソード短絡構造を有する絶縁ゲート静電誘導サイリ
スタの模式的断面構造図
型カソード短絡構造を有する絶縁ゲート静電誘導サイリ
スタの模式的断面構造図
【図２０】本発明の第１５の実施例としての分割ゲート
型カソード短絡構造を有する絶縁ゲート静電誘導サイリ
スタの模式的断面構造図
型カソード短絡構造を有する絶縁ゲート静電誘導サイリ
スタの模式的断面構造図
【図２１】従来例としての二重短絡構造の静電誘導サイ
リスタの模式的断面構造図
リスタの模式的断面構造図
【図２２】従来の分割ゲート型カソード短絡構造を有す
る静電誘導サイリスタの動作原理説明図
る静電誘導サイリスタの動作原理説明図
【図２３】図２２に示した従来例の分割ゲート型カソー
ド短絡構造を有する静電誘導サイリスタの模式的回路表
現
ド短絡構造を有する静電誘導サイリスタの模式的回路表
現
１ アノード領域 ２ カソード領域 ３ ゲート領域 ４ カソード短絡領域 ５ 高抵抗層領域 ６ アノード短絡領域 ７ アノード電極 ８ カソード電極 ９ ゲート（制御ゲート，コントロールゲート）電極 １０ カソード短絡（シールディングゲート）電極 １１ 酸化膜（ＳｉＯ2 ） １２ 低不純物密度ゲート領域 １４ ｎ- エピタキシャル層 １５ ＳＩＰＯＳ １６ 半絶縁性シリコン基板 １７ バック電極 ２１ 補助カソード領域 ３１ 第１のゲート領域（カソード短絡ゲート，シール
ディングゲート） ３２ 第２のゲート領域 ３３ 第１のアノード側ゲート領域（アノード短絡ゲー
ト） ３４ 第２のアノード側ゲート領域 ３５ 第２の制御ゲート電極 ３６，４０ ゲート酸化膜（ＳｉＯ2 ） ４１ 補助アノード領域
ディングゲート） ３２ 第２のゲート領域 ３３ 第１のアノード側ゲート領域（アノード短絡ゲー
ト） ３４ 第２のアノード側ゲート領域 ３５ 第２の制御ゲート電極 ３６，４０ ゲート酸化膜（ＳｉＯ2 ） ４１ 補助アノード領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大坪 義則 神奈川県大和市上草柳字扇野338番地１ 東洋電機製造株式会社技術研究所内 (72)発明者 樋口 登志男 神奈川県大和市上草柳字扇野338番地１ 東洋電機製造株式会社技術研究所内 (72)発明者 井口 信 神奈川県大和市上草柳字扇野338番地１ 東洋電機製造株式会社技術研究所内
Claims (13)
- 【請求項１】 高抵抗層領域を挟んで設けられたアノー
ド領域、カソード領域、制御領域を具備するサイリスタ
であって、 前記制御領域は互いに分割された第１のゲート領域と第
２のゲート領域を含み、 前記カソード領域は前記第１のゲート領域と第２のゲー
ト領域との間に実質的に形成され、 第１のゲート領域に接触するシールドゲート電極と前記
カソード領域に接触するカソード電極は電気的に短絡さ
れてカソード短絡構造を形成し、 前記第２のゲート領域上には絶縁層を介して絶縁ゲート
のコントロール電極が形成されて、該コントロールゲー
ト電極に印加される電圧によってカソード領域とアノー
ド領域間に流れる電流が制御され、 前記カソード領域の近傍の前記高抵抗層中において前記
カソード領域と短絡された第１のゲート領域と前記高抵
抗層間の拡散電位によって広がる第１の空乏層と、第２
のゲート領域と前記高抵抗層間の電位によって広がる第
２の空乏層が形成されるとともに、両空乏層は実質的に
接触して前記第１のゲート領域の電位によって前記第２
のゲート領域の電位が容量結合的に制御可能にされて、 アノード領域より注入された正孔の一部は前記第１のゲ
ート領域を介して、シールドゲート電極と短絡したカソ
ード電極に流入することを特徴とする分割ゲート型カソ
ード短絡構造を有する絶縁ゲート静電誘導サイリスタ。 - 【請求項２】 高抵抗層領域を挟んで設けられたアノー
ド領域、カソード領域、制御領域を具備するサイリスタ
であって、 前記制御領域は互いに分割された第１のゲート領域と第
２のゲート領域を含み、 前記カソード領域は前記第１のゲート領域と第２のゲー
ト領域との間に実質的に形成され、 第１のゲート領域に接触するシールドゲート電極と前記
カソード領域に接触するカソード電極は電気的に短絡さ
れてカソード短絡構造を形成し、前記第２のゲート上に
は絶縁層を介して絶縁ゲートのコントロール電極が形成
されて、該絶縁ゲートのコントロールゲート電極に印加
される電圧によってカソード領域とアノード領域間に流
れる電流が制御され、 前記カソード領域の近傍の前記高抵抗層中において前記
カソード領域と短絡された第１のゲート領域と前記高抵
抗層間の拡散電位によって広がる第１の空乏層と、第２
のゲート領域と前記高抵抗層間の電位によって広がる第
２の空乏層が形成されるとともに、前記第１の空乏層と
前記第２の空乏層が互いに実質的に接触し、前記第２の
ゲート領域上に絶縁ゲートを介して印加されるコントロ
ールゲート電極の電圧によって静電誘導効果によって制
御可能な電位障壁が前記第１の空乏層と第２の空乏層が
接する高抵抗層領域近傍に形成され、 アノード領域より注入された正孔の一部は前記第１のゲ
ート領域を介して、シールドゲート電極と短絡したカソ
ード電極に流入することを特徴とする請求項１記載の分
割ゲート型カソード短絡構造を有する絶縁ゲート静電誘
導サイリスタ。 - 【請求項３】 前記第１のゲート領域と前記第２のゲー
ト領域との間に挟まれた高抵抗層領域にはカソード領域
が形成されるとともに前記カソード領域と同一導電型の
補正カソード領域が前記第２のゲート領域内に包含され
該補助カソード領域と前記カソード領域との間には第２
ゲート領域及び第２ゲート領域上に形成された絶縁層を
介するコントロールゲート電極によって実質的な絶縁ゲ
ートトランジスタが形成され、 前記補助カソード領域から注入された電子は前記カソー
ド領域に蓄積されるとともに、第１のゲート領域及び第
２のゲート領域から広がる空乏層によって、静電誘導効
果によって制御される電位障壁が前記カソード領域の前
面の高抵抗層中に形成されることを特徴とする請求項１
乃至２項の内、いずれか１項記載の分割ゲート型カソー
ド短絡構造を有する絶縁ゲート静電誘導サイリスタ。 - 【請求項４】 前記コントロールゲート電極は第１ゲー
ト領域と第２ゲート領域に挟まれた高抵抗層上及び第１
ゲート領域の一部分上まで絶縁層を介して延在されて、
第１ゲート領域と第２ゲート領域との間に実質的な絶縁
ゲートトランジスタが形成されることを特徴とする請求
項１乃至３項の内、いずれか１項記載の分割ゲート型カ
ソード短絡構造を有する絶縁ゲート静電誘導サイリス
タ。 - 【請求項５】 前記第２のゲート領域の電位は前記第１
のゲート領域の電位によって制御可能になされていると
ともに、前記第２のゲート領域は更に前記カソード領域
と、カソード電極によって電気的に短絡されていること
を特徴とする請求項１乃至４項の内、いずれか１項記載
の分割ゲート型カソード短絡構造を有する絶縁ゲート静
電誘導サイリスタ。 - 【請求項６】 前記第１のゲート領域は前記第２のゲー
ト領域と比較して相対的に大きな領域として形成される
ことを特徴とする請求項１乃至５項の内、いずれか１項
記載の分割ゲート型カソード短絡構造を有する絶縁ゲー
ト静電誘導サイリスタ。 - 【請求項７】 前記第１のゲート領域は前記第２のゲー
ト領域よりも高い不純物密度を有することを特徴とする
請求項１乃至６項の内、いずれか１項記載の分割ゲート
型カソード短絡構造を有する絶縁ゲート静電誘導サイリ
スタ。 - 【請求項８】 前記第１のゲート領域は、同一導電型で
第２のゲート領域に比べて深く形成された中低濃拡散領
域と、前記中低濃度拡散領域中に形成された高濃度拡散
領域、とを含むことを特徴とする請求項１乃至７項の
内、いずれか１項記載の分割ゲート型カソード短絡構造
を有する絶縁ゲート静電誘導サイリスタ。 - 【請求項９】 前記第１のゲート領域は第２のゲート領
域に比べ相対的に深くかつ幅広く形成されることを特徴
とする請求項１乃至８項の内、いずれか１項記載の分割
ゲート型カソード短絡構造を有する絶縁ゲート静電誘導
サイリスタ。 - 【請求項１０】 前記第１のゲート領域及び第２のゲー
ト領域はいずれもプレーナ構造に形成されることを特徴
とする請求項１乃至９項の内、いずれか１項記載の分割
ゲート型カソード短絡構造を有する絶縁ゲート静電誘導
サイリスタ。 - 【請求項１１】 前記第１のゲート領域、前記第２のゲ
ート領域の一方もしくは両方がともに埋込みゲート構造
を有することを特徴とする請求項１乃至９の内、いずれ
か１項記載の分割ゲート型カソード短絡構造を有する絶
縁ゲート静電誘導サイリスタ。 - 【請求項１２】 前記第１及び第２のゲート領域はその
一方もしくは両方がともに切込み構造を有することを特
徴とする請求項１乃至９の内、いずれか１項記載の分割
ゲート型カソード短絡構造を有する絶縁ゲート静電誘導
サイリスタ。 - 【請求項１３】 前記カソード領域、アノード領域、第
１及び第２のゲート域はいずれも同一主表面近傍に形成
される横型構造を有することを特徴とする請求項１乃至
９の内、いずれか１項記載の分割ゲート型カソード短絡
構造を有する絶縁ゲート静電誘導サイリスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4322589A JP2678159B2 (ja) | 1992-11-06 | 1992-11-06 | 分割ゲート型カソード短絡構造を有する絶縁ゲート静電誘導サイリスタ |
| US08/145,436 US5461242A (en) | 1992-11-06 | 1993-10-29 | Insulated gate static induction thyristor with a split gate type shorted cathode structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4322589A JP2678159B2 (ja) | 1992-11-06 | 1992-11-06 | 分割ゲート型カソード短絡構造を有する絶縁ゲート静電誘導サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06151826A true JPH06151826A (ja) | 1994-05-31 |
| JP2678159B2 JP2678159B2 (ja) | 1997-11-17 |
Family
ID=18145390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4322589A Expired - Fee Related JP2678159B2 (ja) | 1992-11-06 | 1992-11-06 | 分割ゲート型カソード短絡構造を有する絶縁ゲート静電誘導サイリスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5461242A (ja) |
| JP (1) | JP2678159B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0855978A (ja) * | 1994-06-09 | 1996-02-27 | Ngk Insulators Ltd | 半導体装置およびその製造方法 |
| US5818074A (en) * | 1996-01-31 | 1998-10-06 | Beacon Light Products, Inc. | Smooth switching thyristor |
| US5900657A (en) * | 1997-05-19 | 1999-05-04 | National Semiconductor Corp. | MOS switch that reduces clock feed through in a switched capacitor circuit |
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| US6717219B1 (en) * | 2002-04-12 | 2004-04-06 | National Semiconductor Corporation | High holding voltage ESD protection structure for BiCMOS technology |
| US6949961B2 (en) * | 2003-10-06 | 2005-09-27 | Semiconductor Components Industries, L.L.C. | Power switch structure with low RDSon and low current limit |
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| JPH03292770A (ja) * | 1990-04-10 | 1991-12-24 | Semiconductor Res Found | 静電誘導サイリスタ |
| JPH0469976A (ja) * | 1990-07-11 | 1992-03-05 | Fumihiko Sugawara | 半導体装置 |
| JPH04107864A (ja) * | 1990-08-28 | 1992-04-09 | Meidensha Corp | 電力用半導体素子 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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